CN114649024A - 一种存储单元、存储阵列以及数据存储方法 - Google Patents

一种存储单元、存储阵列以及数据存储方法 Download PDF

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CN114649024A CN202011503676.4A CN202011503676A CN114649024A CN 114649024 A CN114649024 A CN 114649024A CN 202011503676 A CN202011503676 A CN 202011503676A CN 114649024 A CN114649024 A CN 114649024A
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Abstract

本申请提供了一种存储单元和存储阵列，其中存储单元包括由易失性存储介质与第一字线构成的第一存储子单元和由持久性存储介质与第二字线构成的第二存储子单元组成，第一存储单元和第二存储单元共用位线，其中易失性存储介质用于暂存所述存储单元的数据；持久性存储介质用于永久存储所述存储单元的数据。本发明的存储单元具备高速读写能力，又具备永久数据存储能力，并且可以由现有的存储单元经过简单的改造生成，制造成本低。

Description

一种存储单元、存储阵列以及数据存储方法
技术领域
本申请涉及存储领域，具体涉及一种存储单元、存储阵列以及数据存储方法。
背景技术
计算设备中的内存包括动态随机存储器(dynamic random access memory，DRAM)，DRAM中的每一个存储单元利用电容内存储电荷的多少来代表一个二进制比特(bit)是1还是0。电容充电时间短，但电容为易失性存储介质，其上储存的电荷在一定时间后就会漏完，造成存储单元上存储的数据丢失。为了保持数据不丢失，DRAM的内部控制电路需要在一定时间内对电容重新充电，以保证电容所保存的电荷不丢失。而当DRAM进行充电操作的时候，读写操作就无法进行。
为了防止电容充电时带来的读写阻塞，可以通过将DRAM存储单元中的电容替换为持久性存储介质，如相变存储器(phase change memory，PCM)。相比于传统的由电容构成的存储单元来说，由PCM构成的存储单元没有电荷泄漏的缺陷，可以永久保存数据，但数据读写性能差。
发明内容
本申请公开了一种存储单元，以解决相关技术中由易失性存储介质或非易失性存储介质构成的存储单元的缺陷。
为实现上述目的，本申请一方面提供了一种存储单元，其特征在于，包括第一存储子单元和第二存储子单元；所述第一存储子单元包括易失性存储介质和第一字线；所述第二存储子单元包括持久性存储介质和第二字线；所述第一存储子单元和所述第二存储子单元连接同一位线；所述第一存储子单元用于暂存所述存储单元的数据；所述第二存储子单元用于永久存储所述存储单元的数据。
该存储单元既具备高速读写能力，又具备永久数据存储能力，较大的改善存储单元的性能。
在一种可能的设计中，所述第一存储子单元和/或所述第二存储子单元在控制电路的控制下写入所述数据，或所述第一存储子单元和/或所述第二存储子单元在控制电路的控制下读取所述数据。
通过控制电路可以对该存储单元方便的进行数据的读写。
在一种可能的设计中，所述数据写入所述第一存储子单元的所需要的第一时长短于所述数据写入所述第二存储子单元所需要的第二时长。
考虑到易失性存储介质写操作需要的时长短于持久性存储介质写操作需要的时长，控制电路减少电容写操作的时长可以节约控制资源。
在一种可能的设计中，在所述数据写入所述第一存储子单元后，所述控制电路通过所述第一存储子单元读取所述数据。
通过对以易失性存储介质构成的第一存储单元数据的读取，实现存储单元的高效读取。
在一种可能的设计中，在所述数据写入所述第二存储子单元后，所述控制电路通过所述第二存储子单元读取所述数据。
通过对以持久性存储介质构成的第二存储单元数据的读取，实现存储单元对数据的永久存储和永久读取。
在一种可能的设计中，所述位线通过硅穿孔技术连接所述第一存储单元与所述第二存储单元。
本发明可以由现有的存储单元经过简单的改造生成，制造成本低。
在一种具体的实施方式中，当数据写入第二存储单元后并且第一存储单元中的写入的数据未丢失前，控制电路通过电容读取数据。
在一种具体的实施方式中，当在第一存储单元中的写入数据丢失后，控制电路通过第二存储单元读取数据。
在一种具体的实施方式中，控制电路根据易失性存储介质的电压读取数据。
在一种具体的实施方式中，控制电路根据持久性存储介质的电阻读取数据。
本发明的第二方面提供了一种数据存储方法，应用于第一方面的存储单元中，所述存储单元包括第一存储子单元和第二存储子单元；所述第一存储子单元包括易失性存储介质和第一字线；所述第二存储子单元包括持久性存储介质和第二字线；所述第一存储子单元和所述第二存储子单元连接同一位线；所述方法包括：所述第一存储子单元接收并存储控制电路传输的需要所述存储单元存储的数据；所述第二存储子单元接收所述控制电路传输的所述需要所述存储单元存储的数据。
在一种可能的设计中，所述第一存储子单元接收完所述数据所需要的第一时长小于所述第二存储子单元接收完所述数据所需要的第二时长。
在一种可能的设计中，当所述第二存储子单元未完成接收所述数据时，所述控制电路从所述第一存储子单元读取所述数据。
本发明的第三方面提供了一种存储阵列，该存储阵列包括n行m列如第一方面所述存储单元；每行存储单元共用第一字线和第二字线，每列存储单元共用一条位线。
本发明的第四方面提供了一种存储装置，该存储装置包括控制电路和第三方面所述的存储阵列，所述控制电路通过所述第一字线、所述第二字线和所述位线连接所述存储阵列，以向所述存储阵列写入数据或从所述存储阵列读取数据。
本发明第五方面还提供一种芯片，该芯片包括上述第一方面上述的存储单元或第四方面所述的存储阵列。
本申请第六方面还提供一种计算设备，该计算设备包括上述第一方面所描述的存储单元、第三方面所述的存储阵列或第四方面所描述的芯片。
附图说明
为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出由电容构成的存储单元；
图2a示出由PCM构成的存储单元；
图2b示出由PCM构成的存储单元写数据需要的条件；
图3a示出本发明的存储单元；
图3b示出了由图1和图2存储单元实现本发明的存储单元的示意图；
图4示出本申请存储单元写数据的流程图；
图5示出本申请存储单元一种读数据的流程图；
图6示出本申请存储单元另一种读数据的流程图；
图7示出本申请存储单元再一种读数据的流程图；
图8为本申请不同时长对应的数据读取方式的说明；
图9示出本申请存储阵列的结构图；
图10示出本申请存储阵列一种读数据的流程图；
图11为本申请的计算设备的结构示意图；
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
DRAM的每个存储单元存储1bit的数据。当前的存储单元包括电容存储单元和PCM存储单元，以下分别予以介绍。
如图1所示，电容存储单元100包括与字线(word line，WL)103和位线(bit line，BL)104连接的晶体管(transistor)和电容102(capacitor)，通常，称为1T1C结构。其中，晶体管101的三个端分别与电容102、字线103、位线104连接。晶体管为场效应晶体管，三个端分别对应为栅极、漏极、源极，其中栅极与字线103连接，漏极与电容102连接、源极与位线104连接。电容102一端与晶体管101连接，另一端接地。电容102用于记录存储单元100保存的数据，当电容102中存储有电荷时，表示电容存储单元100中的数据为1，当电容中不存储电荷时，表示电容存储单元100中的数据为0；字线与位线的两端分别与控制电路(未画出)连接，用于接收控制电路的指令并向控制电路输出结果。
电容存储单元100工作的具体流程为：对于写操作而言，首先，控制电路在WL施加一个导通电压V，导通晶体管101；随后，控制电路在BL上施加高电压VH对电容进行充电，写1，或在BL上施加低电压VL，电容放电，写0。
对于读操作而言，首先，控制电路在WL施加一个导通电压V，导通晶体管101；随后，控制电路在BL上施加读取电压Vr，并通过检测BL上电压的变化来判断电容102上存储的数据，读取电压Vr的值可以选取(VH-VL)/2，如果电容102存储的是1，即电容102的电压高于Vr，此时，BL上电压会升高，判断电容102存储的为1，相反的，如果电容102存储的是0，即电容102的电压低于Vr，此时，BL上电压会降低，判断电容102存储的为0。由于电容102充放电速度快，因此由电容构成的存储单元100适合高速读写的场景。
但是，通过电容102存储数据，其中的电荷会在一段时间内漏完，造成数据丢失。为了保证数据不丢失，控制电路需要在一定时间内(通常64ms)对存有数据的存储单元中的电容重新进行一次充电，以防止电荷漏完，数据丢失。但是，当控制电路对电容充电时，正常的读写操作无法进行，需要等待，此时会产生拥塞，导致DRAM时延增大。
为解决电容中电荷易失导致的数据丢失的问题，可以采用图2a所示的PCM存储单元200。与图1中的电容存储单元100不同的是，将图1中的电容102替换成图2中的PCM部件202。PCM本质是利用特殊材料在在晶态和非晶态之间相互转化时所表现出来的电阻差异进行工作的，所以，图2中的存储单元200被称为1T1R结构。PCM部件202用于记录PCM存储单元200保存的数据，示例性的，PCM部件202高阻态时表示PCM存储单元200中存储的数据为1，PCM部件202低阻态表示PCM存储单元200中存储的数据为0。
PCM存储单元200工作的具体流程与电容存储单元200相似。具体为：对于写操作而言，首先，控制电路在WL施加一个导通电压V，导通晶体管101；随后，控制电路在BL上施加电压，完成对PCM部件202的写操作，PCM部件202的写0和写1需要的电压和电压作用的时间是不同的，图如2b所示，写1需要对PCM部件202施加时长T1的高电压，写0操作需要对PCM部件施加时长T2的低电压。可选地，在PCM部件202上施加的高低电压可以与图1中电容的充放电施加的电压相同，例如对于写1操作来说，控制电路需要在BL上施加高电压VH并持续时长T1(通常10ns)，对于写0来说控制电路需要在BL施加低电压VL并持续时长T2(通常300ns)，如图2b所示。可选地，高电压VH和低电压VL可以根据实际情况进行设置。可选地，控制电路可以在BL上施加与高电压，低电压分别对应的电流。
对于读操作而言，控制电路对通过BL施加读取电压Vr’并通过测量PCM部件202的电压的变化来读取PCM存储单元200中的数据，PCM部件202的高阻态与低阻态相比，电压降幅更大，当电压降幅大时，表示PCM存储单元200存储的数据为1，当电压降幅小时，表示PCM存储单元200存储的数据为0。
虽然PCM部件202没有电容102存在的漏电问题，可以永久保存数据。但如图2b所示，PCM部件202写0的时间较长，导致不同PCM存储单元200的读写性能差异较大，不适合高速读写的场景。
综上，相关技术中由电容存储单元100存在漏电的问题，数据易失；PCM存储单元200存在读写性能差异，不适合高速读写的问题。
为了克服电容存储单元和PCM存储单元的缺陷，本申请提出了一种新的存储单元300，本发明的存储单元300的结构如图3a所示。
图3a中的存储单元300包括第一存储单元(由实线表示)和第二存储单元(由虚线表示)，第一存储单元包括持久性存储介质，第二存储单元包括易失性存储介质。其中，持久性存储单元可以是相变存储器PCM，阻变存储器(resistive random access memory,RRAM)，或磁变存储器(magnetoresistance random access memory，MRAM)，图3a中以PCM为示例；易失性存储介质可以是电容或逆变器，图3a中以电容为示例。
第一存储单元包括与第一字线3031(WL1)和位线(BL)304连接的第一连接器件3011和PCM3021，第一连接器件3011分别与PCM3021、第一字线3031、位线304连接，PCM3021的另一端接地。第一字线3031与位线304分别与控制电路(未画出)连接，用于接收控制电路的指令并向控制电路输出结果。第一连接器件3011可以是晶体管或选通管。
第二存储单元包括与第二字线3032(WL2)和位线(BL)304连接的第二连接器件3012和电容3022，第二连接器件3012的三个端口分别与电容3022、第二字线3032、位线304连接，电容3022的另一端接地。第二字线3032与位线304的两端分别与控制电路(未画出)连接，用于接收控制电路的指令并向控制电路输出结果。第二连接器件3011可以是晶体管或选通管。
第一存储单元和第二存储单元共用同一条位线304和地线。可选地，第一存储单元和第二存储单元可以连接不同的地线。
可选地，图3a的存储单元可以由图1中的电容存储单元100和图2中的PCM存储单元200堆叠实现，参见图3b。其中位线304通过硅穿孔(through-silicon via，TSV)技术连接电容存储单元100和PCM存储单元200，得到存储单元300。在存储单元300中，电容存储单元100和PCM存储单元200共用位线,两个存储单元的字线依旧保持独立。
控制电路可以通过图4所示的方法对存储单元300执行写操作，该写操作包括步骤S401-S403。
步骤S401、控制电路导通第一字线3031和第二字线3032。
例如，控制电路在第一字线3031和第二字线3032上施加导通电压V，导通第一连接器件3011和第二连接器件3012。
步骤S402、控制电路在字线304上施加电压同时对第一存储单元和第二存储单元进行写操作。
对于写1操作而言，控制电路通过位线304对PCM3021和电容3022施加高电压VH，具体过程与图1对电容写1和图2a对PCM写1相同。对于写0操作而言，控制电路通过位线304对PCM3021和电容3022施加低电压VL，具体过程与图1对电容写0和图2a对PCM写0相同。即，步骤S402利用对PCM3021执行写操作的电压同时对电容3022执行写操作。
步骤S403、控制电路在写操作完成后，断开第一字线3031和第二字线3032。
断开第一字线3031和第二字线3032，具体为：控制电路将在第一字线3031和第二字线3032上施加的导通电压V移除。
可选地，由于电容充电的时间t1短于将PCM转变为高阻态的时间t2，可以在电容充电完成后先断开第二字线3032，在PCM转变为高阻态后再断开第一字线3031。如果在步骤S402执行的过程中，在电容3022数据写完成后到PCM3021数据写完成前之间有新的数据需要写入存储单元300，首先断开位线304，随后，重新执行步骤S401-S403。
为了数据的持久化存储，需要将数据写入存储单元300中的PCM3021，由于对PCM3021写操作的时间长于对电容3022的写操作时间，为了保证存储单元300写操作更加高效，在对PCM3021执行写操作的同时，利用执行写操作的电压对电容3022同时进行写操作，在PCM3021写操作完成前，数据暂存在电容3022中，存储单元300具备了电容的高速写的特性，在PCM3021写操作完成后，数据被永久存储在PCM3021中，即，存储单元300也具备了PCM数据不易丢失的特性。
对于读操作而言，分为3种情形：从PCM读数据，从电容读数据，读写冲突时读数据。
情形1)、从第一存储单元读取数据，如图5所示：
步骤S501、控制电路导通第一字线3031。
控制电路在第一字线3031上施加导通电压V，导通第一连接器件3011。
步骤S502、控制电路在位线304上施加读取电压Vr。
读取电压Vr的取值范围在高电压VH和低电压VL之间，示例性的，选取Vr＝(VH-VL)/2。
步骤S503、控制电路读取位线304上的电流，根据电流确定读取结果。
由于PCM器件写1为高阻态，写0为低阻态，则控制电路根据从位线304读取的不同的电流值确定PCM3021中存储的数据为1还是0。具体的，控制电路可以设置第一阈值电流与第二阈值电流，其中第一阈值电流大于第二阈值电流，当控制电路从位线304读取到的电流大于第一阈值电流时，控制电路确定PCM3021中存储的数据为0，当控制电路从位线304读取到的电流小于第二阈值电流时，控制电路确定PCM3021中存储的数据为1。
可选地，可以在步骤S502中控制电路在位线上施加读取电流，步骤S503中通过读取位线上的电压确定读取结果。
可选地，控制电路可以直接读取PCM的电阻，确定其中存储的数据。
情形2)、从第二存储单元读取数据：如图6所示：
步骤S601、控制电路导通第二字线3032。
控制电路在第二字线3032上施加导通电压V，导通晶体管3012。
步骤S602、控制电路在位线304上施加读取电压Vr。
读取电压Vr的取值范围在高电压VH和低电压VL之间，示例性的，选取Vr＝(VH-VL)/2。
步骤S603、控制电路读取位线304上的电压，根据电压确定读取结果。
由于电容写1为高电压写0为低电压，则控制电路根据从位线304读取的不同的电压值确定电容中存储的为1还是0。控制电路在位线304上读取到的电压大于参考电压则读取结果为1，控制电路在位线304上读取到的电压小于参考电压则读取结果为0，上述参考电压的取值范围在高电压VH和低电压VL之间。
情形3)、读写冲突时读数据：
由于对第一存储单元中的PCM3021写数据的时间t2比对第二存储单元中的电容3022写的时间t1长，在数据写入电容3022后但还在写入PCM3021的过程中，如果需要读取存储单元300的数据，相应的步骤如图7所示。
步骤S701、控制电路断开施加在位线304上的写电压和第一字线3031上的导通电压。
接下来进行情形2)的读取过程。步骤S702和S703与步骤S602、S603相同。
由于步骤S701中未断开第二字线3032上的导通电压，可以直接执行步骤S602和S603。
步骤S704、控制电路重新执行对第一存储单元的写过程。
步骤S704与图4中写PCM3021的过程相同，在此不做赘述。
可选地，步骤S704可以替换为，控制电路记录存储单元300存储的数据为易失数据，将存储单元300的标识存储在控制电路中。当存储单元300中电容3022在第一阈值时间(通常为64ms内)的数据未改写，根据电容3022的电容值对应的数据重新执行图4中的数据写过程。具体的写过程为单独为第一存储单元写数据的过程，具体为：首先，控制电路导通第一字线3031。其次，控制电路在字线304上施加电压对第一存储单元进行写操作。最后，控制电路在写操作完成后，断开第一字线3031。
为了读者容易理解，对于上述三种读情形适应的具体时间范围，如图8所示。其中，0为向位线304施加导通电压V的时刻。t1为电容3022写完成的时间，t1可以称为第一时长。t2为PCM写完成的时间(写0和写1时间不同，但PCM写0和1的时间均长于电容写完成的时间，统一用t2表示)，t2可以称为第二时长。t3为电容丢失数据的时间，为电容中电荷漏完的时间。
0-t1：此段时间内电容3022和PCM3021均未完成写操作，无法从存储单元300读取数据。t1-t2:此段时间内电容3022写操作完毕，PCM3021依旧在写操作过程中，执行情形3)的数据读取过程。
t2-t3：此段时间内电容3022和PCM3021均完成写操作，执行情形1)或情形2)任意一种中的数据读取过程。
t3以后：电容3022电荷已经漏完，数据不再存在，执行情形1)中的数据读取过程。
上述的读取过程在对电容充电后就可以读取数据，可以保证存储单元300较高的读取效率。并且一旦数据成功写入PCM，存储单元300就永久保存位于PCM中的数据，不用担心保存在电容中的数据由于电荷泄漏丢失。
考虑到电容存储的数据的时间大于PCM部件写操作的时间，上述的存储单元300利用对PCM部件写操作产生的电流，同时对电容进行充电。由于电容有64ms左右保持数据的能力，在这段暂存时间里，PCM部件可以充分完成相应的写0或写1的操作(最长300ns左右)。如在存储单元的PCM写0或写1完成前需要读取该存储单元中的数据，则可以直接从电容中读取数据；如在该存储单元的PCM写0或写1后需要读取，则可以从PCM部件中读取数据。上述存储单元300通过增加额外的电容来避免PCM写操作的长时延，本质是在存储单元300内结合易失性存储介质和持久性存储介质的优势，构建读写高速的持久化的存储单元。
多个图3中的存储单元可以集成存储阵列。如图9所示，为本申请实施例提供的存储阵列900的结构示意图。
图9中的存储阵列900由n行m列图3中的存储单元组成，m和n可以相同，也可以不同，如图9所示，。每行存储单元共用2根字线，每列存储单元共用用一根位线。图9中的存储阵列可以由控制电路(未画出，与字线与位线连接)同时对数据进行逐行写入，逐行读出。
需要说明的是，由于同一列中的不同的存储单元共用一条位线，同一列的不同存储单元读写会发生冲突，所以，可以针对同一行进行并行地读/写操作。
以第一列存储单元911和921为例，当存储单元911仅仅写完其电容后，如果需要读取存储单元921中已存储的数据，数据读取的过程如图10所示。
步骤S1001、控制电路断开存储单元911的两条字线。
步骤S1002、控制电路读取存储单元921中的数据。
数据读取参见图5中的情形1)的数据读取过程。
步骤S1003、控制电路重新将数据写入存储单元911中。
可选地，控制电路根据自身存储的数据重新对存储单元911执行写入操作。可选地，在存储单元911中的第二存储单元中的电容中电荷还未漏完的时间内，控制电路可以仅对存储单元911的第一存储单元中的PCM执行写操作，具体的参见图4的针对PCM的数据写入过程。
可选地，控制电路可以读取存储单元911中电容的数据，参见图6中的读取过程。随后将对应的数据写入PCM中。
可选地，控制电路可以重新执行对存储单元911的写过程。
可选地，上述步骤可以替换为，在步骤S1001后控制电路标记存储单元911存储的数据为易失数据，将存储单元911的标识存储在控制电路中。当存储单元911中电容在T3时间内(通常为64ms内)的数据未改写，控制电路可以根据存储单元911电容的电容值对应的数据执行对PCM写的操作，具体的，控制电路读取存储单元911中电容的数据，并将该数据写入存储单元911的PCM中。
同样的，本发明的存储阵列也可以由电容存储单元100构成的DRAM阵列和由PCM存储单元200构成的PCM阵列堆叠而成，具体的连接方式与图3b的相同，在此不做赘述。
本发明还提供了一种存储装置，该存储装置包括图9中所示的存储阵列900和控制电路，所述控制电路通过所述第一字线、所述第二字线和所述位线连接所述存储阵列900，以向所述存储阵列900写入数据或从所述存储阵列读取数据。具体的，由于存储阵列900中每一列的存储单元共用位线，在写入数据时，控制电路按行将数据写入存储阵列900每一行的存储单元，在读取时，按行将存储单元900中每一行存储单元中的数据读出。
本发明还提供一种芯片，该芯片包括图3中的存储单元或图9中的存储阵列900。
本发明还提供一种计算设备，如图11所示，包括上述所描述的存储阵列900，以及处理器，永久性存储介质等计算机通用部件。
另外，任何计算设备中包含上述存储单元、阵列或芯片均在本发明的保护范围之内。
需要理解，本文中的“第一”，“第二”等描述，仅仅为了描述的简单而对相似概念进行区分，并不具有其他限定作用。
本领域普通技术人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (13)

1.一种存储单元，其特征在于，包括第一存储子单元和第二存储子单元；
所述第一存储子单元包括易失性存储介质和第一字线；
所述第二存储子单元包括持久性存储介质和第二字线；
所述第一存储子单元和所述第二存储子单元连接同一位线；
所述第一存储子单元用于暂存所述存储单元的数据；
所述第二存储子单元用于永久存储所述存储单元的数据。
2.如权利要求1所述的存储单元，其特征在于，所述第一存储子单元和/或所述第二存储子单元在控制电路的控制下写入所述数据，或所述第一存储子单元和/或所述第二存储子单元在控制电路的控制下读取所述数据。
3.权利要求2所述的存储单元，其特征在于，所述数据写入所述第一存储子单元所需要的第一时长小于所述数据写入所述第二存储子单元所需要的第二时长。
4.如权利要求3所述的存储单元，其特征在于，在所述数据写入所述第一存储子单元后，所述控制电路通过所述第一存储子单元读取所述数据。
5.如权利要求3所述的存储单元，其特征在于，在所述数据写入所述第二存储子单元后，所述控制电路通过所述第二存储子单元读取所述数据。
6.根据权利要求1-5中任意一项所述的存储单元，其特征在于，
所述第一存储子单元还包括第一连接器件，所述第一连接器件分别与所述第一字线、所述易失性存储介质、和所述位线连接；
所述第二存储子单元还包括第二连接器件，所述第二连接器件分别与所述第二字线、所述持久性存储介质和所述位线连接。
7.如权利要求3所述的存储单元，其特征在于，所述第一连接器件和第二连接器件包括晶体管或选通管。
8.根据权利要求1-7中任意一项所述的存储单元所述的存储单元，其特征在于，所述易失性存储介质包括电容，所述持久性存储介质包括相变存储器，阻变存储器，或磁变存储器。
9.一种存储阵列，其特征在于，所述存储阵列包括n行m列如权利要求1-8中任意一项所述的存储单元；每行存储单元共用第一字线和第二字线，每列存储单元共用一条位线。
10.一种存储装置，其特征在于，包括控制电路和如权利要求9所述的存储阵列，所述控制电路通过所述第一字线、所述第二字线和所述位线连接所述存储阵列，以向所述存储阵列写入数据或从所述存储阵列读取数据。
11.一种数据存储方法，应用于权利要求1-8中任意一项所述的存储单元中，所述存储单元包括第一存储子单元和第二存储子单元；所述第一存储子单元包括易失性存储介质和第一字线；所述第二存储子单元包括持久性存储介质和第二字线；所述第一存储子单元和所述第二存储子单元连接同一位线；所述方法包括：
所述第一存储子单元接收并存储控制电路传输的需要所述存储单元存储的数据；
所述第二存储子单元接收所述控制电路传输的所述数据。
12.根据权利要求11所述的数据存储方法，其特征在于，所述第一存储子单元接收完所述数据所需要的第一时长小于所述第二存储子单元接收完所述数据所需要的第二时长。
13.根据权利要求11或12所述的数据存储方法，其特征在于，
当所述第二存储子单元未完成接收所述数据时，所述控制电路从所述第一存储子单元读取所述数据。
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KR100282045B1 (ko) * 1998-08-07 2001-03-02 윤종용 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리
CN101409104B (zh) * 2008-07-24 2011-05-04 复旦大学 一种不挥发动态存储器
CN110751964B (zh) * 2018-07-24 2021-09-17 长鑫存储技术有限公司 集成电路储存器的多位元信号传递方法

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