CN114647601A - 控制系统中的实时处理系统同步 - Google Patents

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Abstract

一种系统包括：存储器系统；以及第一处理系统的处理器，所述处理器包括处理器核、直接存储器存取控制器和通信接口。处理器核配置成执行多个指令，以便：在经过通信接口向第二处理系统传送第一同步消息时将直接存储器存取控制器配置成触发发射器中断；在从第二处理系统接收第二同步消息时将直接存储器存取控制器配置成触发接收器中断；确定发射器中断与接收器中断的触发之间的时间差；以及基于该时间差来调整实时调度器的同步偏斜，以调节第一处理系统与第二处理系统之间的实时同步。

Description

控制系统中的实时处理系统同步
技术领域
示范实施例涉及控制系统领域，以及更特别涉及控制系统中的实时处理系统同步。
背景技术
控制系统能够包括多个处理系统，所述多个处理系统进行实时判定以控制一个或多个操纵装置(effector)。处理系统可需要紧密同步，以进行控制判定，并且在系统故障的情况下提供冗余度。能够通过各种技术来实现同步。共享实时时钟是一种同步方式，所述同步方式能够提供紧密同步，但是可要求专用信号通路，并且如果共享实时时钟遭遇故障，则有对多个系统的单事件扰乱的风险。用于同步的另一种方式是多个处理系统之间的握手和确认消息的交换。这种方式能够引起忙等待，因为处理系统在等待响应的同时连续轮询接收器寄存器。
发明内容
所公开的是一种系统，该系统包括：存储器系统；以及第一处理系统的处理器，该处理器包括处理器核、直接存储器存取控制器和通信接口。处理器核配置成执行多个指令，以便：在经过通信接口向第二处理系统传送第一同步消息时将直接存储器存取控制器配置成触发发射器中断；在从第二处理系统接收第二同步消息时将直接存储器存取控制器配置成触发接收器中断；确定发射器中断与接收器中断的触发之间的时间差；以及基于该时间差来调整实时调度器的同步偏斜（skew），以调节(tune)第一处理系统与第二处理系统之间的实时同步。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中直接存储器存取控制器配置成将第一同步消息从存储器系统的发射缓冲器传递给通信接口而没有通过处理器核的干预（absent intervention by the processor core）。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中在直接存储器存取控制器将第一同步消息从存储器系统的发射缓冲器传递给通信接口的同时，处理器核可操作以执行一个或多个其他任务。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中直接存储器存取控制器配置成将第二同步消息从通信接口传递给存储器系统的接收缓冲器而没有通过处理器核的干预。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中在直接存储器存取控制器将第二同步消息从通信接口传递给存储器系统的接收缓冲器的同时，处理器核可操作以执行一个或多个其他任务。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中处理器核配置成基于确定时间差超过同步阈值并且发射器中断在接收器中断之后发生来缩短执行帧时间。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中处理器核配置成基于确定时间差超过同步阈值并且接收器中断在发射器中断之后发生来延长执行帧时间。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中通信接口包括通用异步接收器/发射器。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中第一处理系统和/或第二处理系统是控制系统的实时控制器的组成部分。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括其中控制系统是电梯系统的控制器。
还公开的是一种方法，该方法包括在经过通信接口将第一同步消息从第一处理系统传送给第二处理系统时将直接存储器存取控制器配置成触发发射器中断。直接存储器存取控制器配置成当在第一处理系统处从第二处理系统接收第二同步消息时触发接收器中断。确定发射器中断与接收器中断的触发之间的时间差。基于时间差来调整实时调度器的同步偏斜，以调节第一处理系统与第二处理系统之间的实时同步。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括由直接存储器存取控制器将第一同步消息从存储器系统的发射缓冲器传递给通信接口而没有通过第一处理系统的处理器核的干预。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括在直接存储器存取控制器将第一同步消息从存储器系统的发射缓冲器传递给通信接口的同时，由处理器核执行一个或多个其他任务。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括由直接存储器存取控制器将第二同步消息从通信接口传递给存储器系统的接收缓冲器而没有通过处理器核的干预。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括在直接存储器存取控制器将第二同步消息从通信接口传递给存储器系统的接收缓冲器的同时，由处理器核执行一个或多个其他任务。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括基于确定时间差超过同步阈值并且发射器中断在接收器中断之后发生来缩短执行帧时间。
除本文描述的特征中的一个或多个特征外或作为备选方案，另外的实施例可包括基于确定时间差超过同步阈值并且接收器中断在发射器中断之后发生来延长执行帧时间。
附图说明
以下描述无论如何都不应当被理解为进行限制。参照附图，相似元件相似地被编号：
图1是按照本公开的实施例的电梯系统的示意图；
图2描绘按照本公开的实施例的具有多个同步处理系统的系统；
图3描绘按照本公开的实施例的用于同步多个处理系统的存储器系统配置；
图4描绘按照本公开的实施例的用于同步多个控制系统通道的时序图；以及
图5是图示按照本公开的实施例的过程的流程图。
具体实施方式
本文参照附图通过例示而不是限制的方式来提供所公开设备和方法的一个或多个实施例的详细描述。
图1是电梯系统101的透视图，所述电梯系统101包括电梯轿厢103、配重105、受拉构件107、导轨109、机器111、位置参考系统113和控制器115。电梯轿厢103和配重105通过受拉构件107彼此连接。受拉构件107可包括或被配置为例如绳、钢缆和/或涂层钢带。配重105被配置成平衡电梯轿厢103的负载并且被配置成促进电梯轿厢103在电梯井117内并沿着导轨109相对于配重105同时地并且在相反方向上的移动。
受拉构件107接合机器111，所述机器111是电梯系统101的架空（overhead）结构的部分。机器111被配置成控制电梯轿厢103和配重105之间的移动。位置参考系统113可被安装在电梯井117顶部处的固定部分上，例如在支撑物或导轨上，并且该位置参考系统113可被配置成提供与电梯轿厢103在电梯井117内的位置有关的位置信号。在其它实施例中，位置参考系统113可被直接安装到机器111的移动组件，或者可位于如本领域已知的其它位置和/或配置中。位置参考系统113可以是如本领域已知的用于监测电梯轿厢和/或配重的位置的任何装置或机构。例如，在不受限制的情况下，位置参考系统113可以是编码器、传感器或其它系统并且可包括速度感测、绝对位置感测等，如将由本领域技术人员所领会的。
如所示的，控制器115位于电梯井117的控制器室121中，并且被配置成控制电梯系统101、并且尤其是电梯轿厢103的操作。例如，控制器115可向机器111提供驱动信号以控制电梯轿厢103的加速、减速、调平、停止等。控制器115还可被配置成从位置参考系统113或任何其它预期的位置参考装置接收位置信号。当在电梯井117内沿导轨109向上或向下移动时，电梯轿厢103可如由控制器115所控制的那样在一个或多个层站125处停止。尽管在控制器室121中示出，但是本领域技术人员将领会，控制器115可位于和/或被配置在电梯系统101内的其它位点或位置中。在一个实施例中，控制器可被远程定位或定位在云中。
机器111可包括马达或类似的驱动机构。根据本公开的实施例，机器111被配置成包括电驱动的马达。对于马达的电源可以是任何功率源（包括电网），其（与其它组件结合）被供应给马达。机器111可包括曳引轮，所述曳引轮将力传授给受拉构件107以在电梯井117内移动电梯轿厢103。
虽然采用包括受拉构件107的挂绳系统来示出和描述，但是采用移动电梯井内的电梯轿厢的其他方法和机制的电梯系统可采用本公开的实施例。例如，可在使用线性马达使电梯轿厢运动的无绳电梯系统中采用实施例。还可在使用液压升降机使电梯轿厢运动的无绳电梯系统中采用实施例。实施例还可用于使用自推进电梯轿厢(例如配备有摩擦轮或牵引轮的电梯轿厢)的电梯系统中。其他实施例能够包括自动扶梯、自动人行道或者其他运输系统。另外的实施例能够包括配置用于实时同步操作的任何多处理系统。图1仅仅是出于说明性和解释性目的而提出的非限制性示例。
现在来看图2，示出按照一个或多个实施例的用于同步实时控制的示范系统200。系统200可包括至少两个处理系统202A、202B。处理系统202A、202B中的每个能够是实时控制器(例如图1的控制器115)的组件。例如，处理系统202A、202B能够是控制器115的冗余控制通道，以增强控制器115的可靠性，使得处理系统202A、202B中的一个处理系统能够在另一处理系统中的故障的情况下接管图1的电梯系统101的操作。虽然针对图1的控制器115来描述，但是将会理解，系统200能够在任何类型的实时同步多通道系统中实现。如本文所使用的，术语“通道”表示处理系统202A或202B及关联支持电路系统的独立实例。此外，本文所述的同步能够扩展到包括多个同步组件的的更大规模系统。
处理系统202A、202B能够分别包括处理器204A、204B和存储器系统205A、205B，所述存储器系统205A、205B能够包括经过存储器总线208A、208B所耦合的外部存储器206A、206B。处理器204A、204B能够分别包括：处理器核210A、210B；存储器控制器212A、212B；直接存储器存取(DMA)控制器214A、214B；中断控制器216A、216B；内部存储器218A、218B；时钟220A、220B；以及具有发射器224A、224B和接收器226A、226B的通信接口222A、222B。存储器系统205A、205B还能够包括存储器控制器212A、212B和内部存储器218A、218B。
通信接口222A、222B能够各自包括通用异步接收器/发射器(UART)，其用来管理处理系统202A、202B之间的状态和数据的递增(例如逐位)传输。通信接口222A的发射器224A配置成经过第一通信链路228与通信接口222B的接收器226B进行通信。通信接口222B的发射器224B配置成经过第二通信链路230与通信接口222A的接收器226A进行通信。通信链路228、230能够是单向或双向通信路径，所述通信路径支持处理系统202A、202B之间的交叉通道（cross-channel）通信。处理器204A、204B还能够分别包括输入/输出(I/O)接口，所述输入/输出(I/O)接口配置成经过I/O链路234A、234B与各种I/O装置(例如图1的机器111)进行通信。虽然图1的机器111是一个示例，但是I/O链路234A、234B能够与各种类型的I/O装置(例如实时控制系统的传感器和操纵装置)进行接口对接。
处理器核210A、210B包括处理电路系统，所述处理电路系统可配置成执行多个指令，所述指令可采取非暂时形式来存储在外部存储器206A、206B和/或内部存储器218A、218B中。外部存储器206A、206B和/或内部存储器218A、218B能够包括由存储器控制器212A、212B所控制的易失性和非易失性存储器的组合。DMA控制器214A、214B能够配置成管理通信接口222A、222B与存储器系统205A、205B之间的数据的移动而无需处理器核210A、210B主动直接来往于通信接口222A、222B将消息写入和读取。这在消息由DMA控制器214A、214B加载到通信接口222A、222B以供交叉通道传输的同时使处理器核210A、210B自由以执行其他指令。类似地，当通信接口222A、222B接收消息时，DMA控制器214A、214B能够将消息写到存储器系统205A、205B，而无需通过处理器核210A、210B的主动干预。
中断控制器216A、216B能够配置成在完成DMA发射或接收序列时分别对处理器核210A、210B触发中断。例如，当DMA控制器214A完成向通信接口222A发送具有预定大小的消息以供传输给处理系统202B时，处理器核210A能够将中断控制器216A配置成触发DMA发射中断。处理器核210A还能够为DMA控制器214A提供外部存储器206A或内部存储器218A中的发射缓冲器位置，以便被读取以供传递给通信接口222A。在消息的内容被加载到发射缓冲器之后，DMA控制器214A能够配置成将内容传递给通信接口222A，其中中断控制器216A在完成传递时触发对处理器核210A的中断。取决于消息大小、通信链路228的吞吐量和其他因素，消息的传输能够花费可变时间量。处理器核210A在消息被传送的同时自由执行一个或多个其他任务。例如，能够执行没有直接涉及通信接口222A的应用任务、诊断任务或其他这类任务，同时DMA控制器214A主动来往于通信接口222A传递数据。能够采取类似方式，以用于接收通信链路230上的消息，将消息路由到处理系统202A的接收缓冲器，并且在由DMA控制器214A接收和传递预定量的消息数据时触发对处理器核210A的中断。此外，能够由处理系统202B遵循类似过程。虽然单独描绘，但是DMA控制器214A和中断控制器216A能够相组合。类似地，DMA控制器214B和中断控制器216B能够相组合。
在实施例中，时钟220A、220B可能不是工作在正好相同的频率，并且能够在某个时间段内能够遭遇漂移。为了保持处理系统202A、202B之间的同步，处理系统202A、202B能够周期地交换同步消息，以调整时钟220A、220B的任一个或两者，以便通过延长或减少同步循环的执行时帧来调节实时同步。例如，时钟漂移差可在纳秒或微秒级（scale）发生，但是周期同步调整能够将同步保持在毫秒级。取决于能力和同步精度要求，可以以预定间隔(例如每10毫秒、每100毫秒、每1000毫秒等)执行同步操作。
图3描绘按照实施例的同步系统300的示例。同步系统300包括图2的处理系统202A的存储器系统配置302A和图2的处理系统202B的存储器系统配置302B。存储器系统配置302A、302B指示图2的存储器系统205A、205B的部分的示例配置，以例如使用图2的外部存储器206A、206B和/或内部存储器218A、218B的任何组合来支持实时同步。存储器系统配置302A、302B能够分别包括：实时调度器304A、304B；应用306A、306B；DMA发射缓冲器308A、308B；DMA接收缓冲器310A、310B；以及中断定时器312A、312B。实时调度器304A、304B能够配置成调度应用306A、306B的低级任务和高级任务的任务执行。实时调度器304A、304B还能够建立图2的处理系统202A、202B之间的实时同步，以周期地调整同步偏斜，使得对更长期操作保持同步。应用306A、306B能够配置成基于来自图2的I/O接口232A、232B的传感器数据执行应用级处理，并且确定经过图2的I/O接口232A、232B来控制操纵装置(例如控制图1的机器111)的一个或多个命令。
作为一个示例，实时调度器304A能够包括由图2的处理器核210A可执行的指令，以便为DMA发射缓冲器308A加载同步消息A-B 314。应用306A可为DMA发射缓冲器308A加载用于图2的处理系统202B的应用消息316。图2的DMA控制器214A能够配置成经过图2的通信接口222A将同步消息A-B 314从DMA发射缓冲器308A传递给DMA接收缓冲器310B。在完成同步消息A-B 314的传递时，能够对图2的处理器核210A触发发射器中断318A。在DMA控制器214B完成将同步消息A-B 314从图2的通信接口222B传递到DMA接收缓冲器310B中时，能够对图2的处理器核210B触发接收器中断320B。DMA控制器214A能够在同步消息A-B 314被传递之后继续将应用消息316传递给图2的通信接口222A。
DMA控制器214B能够经过图2的通信接口222B将同步消息B-A 315从DMA发射缓冲器308B传递给DMA接收缓冲器310A。在完成同步消息B-A 315的传递时，能够对图2的处理器核210B触发发射器中断318B。在DMA控制器214A完成将同步消息B-A 315从图2的通信接口222A传递到DMA接收缓冲器310A中时，能够对图2的处理器核210A触发接收器中断320A。中断定时器312A能够用来跟踪发射器中断318A与接收器中断320A之间的时间差。类似地，中断定时器312B能够用来跟踪发射器中断318B与接收器中断320B之间的时间差。
图4描绘用于同步多个控制系统通道的时序图400的示例。通道A时间线402指示图2的处理系统202A相对于图2的处理系统202B的通道B时间线412的示例定时，例如，如在图3的存储器系统配置302A、302B中配置。在图4的示例中，发射A DMA开始事件404指示相对时间点，其中DMA控制器214A开始将同步消息A-B 314从DMA发射缓冲器308A传递给通信接口222A，以供传输给图2的通信接口222B。发射A DMA完成事件406指示相对时间点，其中DMA控制器214A完成将同步消息A-B 314从DMA发射缓冲器308A传递给通信接口222A，从而产生图3的发射器中断318A。
发射B DMA开始事件414指示相对时间点，其中图2的DMA控制器214B开始将图3的同步消息B-A 315从DMA发射缓冲器308B传递给通信接口222B，以供传送给图2的通信接口222A。发射B DMA完成事件416指示相对时间点，其中DMA控制器214B完成将同步消息B-A315从DMA发射缓冲器308B传递给通信接口222B，从而产生图3的发射器中断318B。接收ADMA完成事件408指示DMA控制器214A完成在图3的DMA接收缓冲器310A中接收同步消息B-A315的时间，从而使图3的接收器中断320A在图2的处理器核210A处被触发。类似地，接收BDMA完成事件418指示DMA控制器214B完成在图3的DMA接收缓冲器310A中接收同步消息A-B314的时间，从而使图3的接收器中断320A在图2的处理器核210A处被触发。
同步定时偏斜420表示发射A DMA开始事件404与发射B DMA开始事件414的发生之间的时间差。当发射A DMA开始事件404和发射B DMA开始事件414发生时，同步定时偏斜420的值可能为未知。中断定时器312A能够用来确定多少时间在发射A DMA完成事件406与接收A DMA完成事件408之间经过，如通过检测发射器中断318A和接收器中断320A所表征，这能够根据发射A DMA开始事件404超前还是滞后发射B DMA开始事件414按照任何顺序进行。发射器中断318A和接收器中断320A的相对顺序以及时间差422能够指示处理系统202A相对于处理系统202B不同步的程度。类似地，发射B DMA完成事件416与接收B DMA完成事件418之间的时间差424能够指示处理系统202B相对于处理系统202A不同步的程度。
用来缩短执行帧时间或延长执行帧时间的校正动作能够由处理系统202A、202B的任一个或两者执行。例如，在主/从配置中，用作备用控制的控制通道能够被调整，以保持与主控制通道的同步。在主/主配置中，在处理系统202A、202B均主动执行控制任务的情况下，定时调整可划分成使得每个控制通道进行定时调整，使得净效应在同步容差之内重新同步控制通道。
在继续参照图1-5的情况下，现在参照图5，图5描绘按照本公开的实施例的方法500的流程图。方法500能够例如由图2的系统执行。
在框502处，处理器核210A能够在将第一同步消息(例如同步消息A-B 314)从第一处理系统202A传送给第二处理系统202B时将DMA控制器214A配置成触发发射器中断318A。
在框504处，处理器核210A能够当在第一处理系统202A处从第二处理系统202B接收第二同步消息(例如同步消息B-A 315)时将DMA控制器214A配置成触发接收器中断320A。
在框506处，处理器204A能够例如使用中断定时器312A来确定发射器中断318A与接收器中断320A的触发之间的时间差。
在框508处，处理器204A能够基于时间差来调整实时调度器304A的同步偏斜，以调节第一处理系统202A与第二处理系统202B之间的实时同步。调整能够相对时钟220A或者处理系统202A的其他参数来执行。方法500还能够由处理系统202B或者设法被动态重新同步的其他处理系统来执行。
在一些实施例中，DMA控制器214A能够在处理器核210A配置和启用DMA控制器214A之后将第一同步消息从存储器系统205A的发射缓冲器(例如DMA发射缓冲器308A)传递给通信接口222A而没有通过第一处理系统202A的处理器核210A的干预。在DMA控制器214A将第一同步消息从存储器系统205A的DMA发射缓冲器308A传递给通信接口222A的同时，处理器核210A能够执行一个或多个其他任务。DMA控制器214A还能够配置成在处理器核210A配置和启用DMA控制器214A之后将第二同步消息从通信接口222A传递给存储器系统205A的接收缓冲器(例如DMA接收缓冲器310A)而没有通过处理器核210A的干预。在DMA控制器214A将第二同步消息从通信接口222A传递给存储器系统205A的接收缓冲器的同时，处理器核210A可操作以执行一个或多个其他任务。
在一些实施例中，处理器核210A能够配置成基于确定时间差超过同步阈值并且发射器中断318A在接收器中断320A之后发生来缩短执行帧时间。例如，下一个100毫秒执行帧可减少为99.99毫秒，以便将执行帧缩短10微秒。处理器核210A能够配置成基于确定时间差超过同步阈值并且接收器中断320A在发射器中断318A之后发生来延长执行帧时间。例如，下一个100毫秒执行帧可延长为100.01毫秒，以便将执行帧延长10微秒。处理器核210B能够类似地相对于发射器中断318B和接收器中断320B来配置。指示特定时间值的示例为了说明的目的而提供，而不是要被理解为局限于特定时间间隔。
虽然以上描述按照特定顺序描述了图5的流程过程，但是应当领会，除非所附权利要求书中另有特定地要求，否则可改变步骤的排序。
如上面所述，实施例可采用处理器实现的过程和用于实践那些过程的装置（诸如处理器）的形式。实施例还可采用含有体现在有形介质(诸如网络云存储、SD卡，闪存驱动器、软盘、CD ROM、硬驱动器或任何其它计算机可读存储介质)中的指令的计算机程序代码的形式，其中，当计算机程序代码被加载到计算机中并由计算机运行时，计算机变成用于实践实施例的装置。实施例还可采用例如下列的形式：无论是存储在存储介质中、加载到计算机中和/或由计算机运行的计算机程序代码，还是通过一些传输介质（诸如通过电线或电缆、通过光纤（fiber optics）、或经由电磁辐射）传送的计算机程序代码，其中，当计算机程序代码被加载到计算机中并由计算机执行时，计算机变成用于实践实施例的装置。当在通用微处理器上实现时，计算机程序代码段配置微处理器以创建特定的逻辑电路。
术语“大约”旨在包括与基于提交申请时可用的设备的特定量的测量相关联的误差程度。
本文中使用的术语仅用于描述特定实施例的目的，并不旨在成为本公开的限制。如本文中所使用的，单数形式“一（a/an）”和“该（the）”旨在也包括复数形式，除非上下文另有清楚地指示。将进一步理解的是，术语“包括（comprises和/或comprising）”当在本说明书中使用时规定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件组件和/或其群组的存在或添加。
虽然参照一个或多个示范实施例描述了本公开，但是本领域中的技术人员将会理解，可进行各种改变，并且等效方案可代替其元件，而没有背离本公开的范围。另外，可进行多种修改以使特定状况或材料适合本公开的教导，而没有背离其实质范围。因此，预计本公开并不局限于作为执行本公开所考虑的最佳模式所公开的特定实施例，本公开而是将包括落入权利要求书的范围之内的全部实施例。

Claims (20)

1.一种系统，包括：
存储器系统；以及
第一处理系统的处理器，所述处理器包括处理器核、直接存储器存取控制器和通信接口，所述处理器核配置成执行多个指令，以便：
在经过所述通信接口将第一同步消息传送给第二处理系统时将所述直接存储器存取控制器配置成触发发射器中断；
在从所述第二处理系统接收第二同步消息时将所述直接存储器存取控制器配置成触发接收器中断；
确定所述发射器中断与所述接收器中断的触发之间的时间差；以及
基于所述时间差来调整实时调度器的同步偏斜，以调节所述第一处理系统与所述第二处理系统之间的实时同步。
2.如权利要求1所述的系统，其中，所述直接存储器存取控制器配置成将所述第一同步消息从所述存储器系统的发射缓冲器传递给所述通信接口而没有通过所述处理器核的干预。
3.如权利要求2所述的系统，其中，在所述直接存储器存取控制器将所述第一同步消息从所述存储器系统的所述发射缓冲器传递给所述通信接口的同时，所述处理器核可操作以执行一个或多个其他任务。
4.如权利要求1所述的系统，其中，所述直接存储器存取控制器配置成将所述第二同步消息从所述通信接口传递给所述存储器系统的接收缓冲器而没有通过所述处理器核的干预。
5.如权利要求4所述的系统，其中，在所述直接存储器存取控制器将所述第二同步消息从所述通信接口传递给所述存储器系统的所述接收缓冲器的同时，所述处理器核可操作以执行一个或多个其他任务。
6.如权利要求1所述的系统，其中，所述处理器核配置成基于确定所述时间差超过同步阈值并且所述发射器中断在所述接收器中断之后发生来缩短执行帧时间。
7.如权利要求1所述的系统，其中，所述处理器核配置成基于确定所述时间差超过同步阈值并且所述接收器中断在所述发射器中断之后发生来延长执行帧时间。
8.如权利要求1所述的系统，其中，所述通信接口包括通用异步接收器/发射器。
9.如权利要求1所述的系统，其中，所述第一处理系统和所述第二处理系统包括控制系统的实时控制器。
10.如权利要求9所述的系统，其中，所述控制系统是电梯系统的控制器。
11.一种方法，包括：
在经过通信接口将第一同步消息从第一处理系统传送给第二处理系统时将直接存储器存取控制器配置成触发发射器中断；
当在所述第一处理系统处从所述第二处理系统接收第二同步消息时将所述直接存储器存取控制器配置成触发接收器中断；
确定所述发射器中断与所述接收器中断的触发之间的时间差；以及
基于所述时间差来调整实时调度器的同步偏斜，以调节所述第一处理系统与所述第二处理系统之间的实时同步。
12.如权利要求11所述的方法，进一步包括：
由所述直接存储器存取控制器将所述第一同步消息从所述存储器系统的发射缓冲器传递给所述通信接口而没有通过所述第一处理系统的处理器核的干预。
13.如权利要求12所述的方法，进一步包括：
在所述直接存储器存取控制器将所述第一同步消息从所述存储器系统的所述发射缓冲器传递给所述通信接口的同时，由所述处理器核执行一个或多个其他任务。
14.如权利要求11所述的方法，进一步包括：
由所述直接存储器存取控制器将所述第二同步消息从所述通信接口传递给所述存储器系统的接收缓冲器而没有通过所述处理器核的干预。
15.如权利要求14所述的方法，进一步包括：
在所述直接存储器存取控制器将所述第二同步消息从所述通信接口传递给所述存储器系统的所述接收缓冲器的同时，由所述处理器核执行一个或多个其他任务。
16.如权利要求11所述的方法，进一步包括：
基于确定所述时间差超过同步阈值并且所述发射器中断在所述接收器中断之后发生来缩短执行帧时间。
17.如权利要求11所述的方法，进一步包括：
基于确定所述时间差超过同步阈值并且所述接收器中断在所述发射器中断之后发生来延长执行帧时间。
18.如权利要求11所述的方法，其中，所述通信接口包括通用异步接收器/发射器。
19.如权利要求11所述的方法，其中，所述第一处理系统和所述第二处理系统包括控制系统的实时控制器。
20.如权利要求19所述的方法，其中，所述控制系统是电梯系统的控制器。
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