CN114640348A - 一种自适应时间常数匹配的Gm-C滤波电感电流采样电路 - Google Patents

一种自适应时间常数匹配的Gm-C滤波电感电流采样电路 Download PDF

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Abstract

本发明公开了一种自适应时间常数匹配的Gm‑C滤波电感电流采样电路，包括功率级电路与控制环路，功率级电路由驱动模块，上功率管TG，下功率管BG，电感L，电感等效直流电阻RDCR，输出电容COUT，输入电压VIN组成；控制环路由跨导放大器gm、电阻R、电容阵列Cap Array、过零比较器ZCD、参考电压Vref、电压比较器CMP、鉴频鉴相器PFD，双向计数器Counter组成。本发明可以完成自适应时间常数匹配Gm‑C电感电流采样。该校准过程平滑，并且可在DC‑DC变换器正常工作情况下进行在线调制，能有效适应变换器工作中温度、电压、电流等外部条件的变化。

Description

一种自适应时间常数匹配的Gm-C滤波电感电流采样电路
技术领域
本发明属于集成电路领域与开关电源领域，涉及一种自适应时间常数匹配Gm-C的滤波电感电流采样电路，能够实现自适应时间常数匹配过程，采样完整电感电流。
背景技术
现今高性能DC-DC变换器为了提高自身瞬态响应速度、转换效率、稳定性、可靠性等各种性能大多加入电流采样模块，将采样电流信息注入到控制逻辑中，以此来提高DC-DC变换器的性能。但是变换效率和采样准确性难以兼顾。例如使用串联电阻采样方法得到的电流信息较为准确，采样电阻会消耗掉大量功率，从而降低了开关电源的整体效率。完全消除损耗的方法是不在系统的功率路径引入串联器件，而是通过检测功率路径上无源或者有源器件的电压信息。比如利用电感DCR或者功率管Rds进行采样。然而传统的无损电流检测方式多有不连续，精度低等缺点。以功率电感为例，功率电感的电感值以及其直流电阻值通常不准确，会有大概±10％左右的偏差，甚至质量较差的电感会有±20％的偏差，并且功率电感的电感值会随着电感电流大小发生变化，当电感电流从0变换为30A时，电感值会变化7％，在某些应用场景下，电感直流电阻阻值还会随着频率变化而变化。
发明内容
针对传统无损和有损电流采样存在的不足之处，本发明提出了一种自适应时间常数匹配的Gm-C滤波采样电路，能够自适应调节时间常数，在无损采样的前提下精准采样电感电流信息，可在DC-DC变换器正常工作情况下进行在线调制，有效适应变换器工作中温度、电压、电流等外部条件的变化，较好的解决了元器件参数变化时的采样准确度不高的问题。
本发明的技术方案为：
一种自适应时间常数匹配的Gm-C滤波采样电路，包括功率级电路与控制环路，具体的，所述的功率级电路由驱动模块，上功率管TG，下功率管BG，电感L，电感等效直流电阻RDCR，输出电容COUT，输入电压VIN组成；所述的控制环路由跨导放大器gm、电阻R、电容阵列CapArray、过零比较器ZCD、参考电压Vref、电压比较器CMP、鉴频鉴相器PFD，双向计数器Counter组成。
所述的功率级电路组成BUCK架构。
所述的控制环路用于调制Gm-C滤波采样电路的时间常数，使之与DCR时间常数相匹配，完成自适应时间常数匹配Gm-C滤波采样，准确采样完整的电感电流波形。
跨导放大器gm的两个输入端跨接在功率电感L与电感等效直流电阻RDCR的两端，跨导放大器gm的输出端与电阻R，电容阵列Cap Array的一端相连接，跨导放大器gm的输出端输出信号VSENSE后作为电压比较器CMP正向输入端的输入信号。
电阻R的另一端与参考电压Vref相连接。
电容阵列Cap Array的另一端与参考电压Vref相连接。
电压比较器CMP反相输入端与Vref相连接，电压比较器CMP输出信号CMP_OUT作为鉴频鉴相器PFD的一个输入端的输入信号。
过零比较器ZCD的正向输入端与功率电感L、上功率管TG的源端、下功率管BG的漏端相连接的点连接，过零比较器ZCD的反向输入端与下功率管的源端相连接。过零比较器ZCD的输出信号ZCD_OUT作为鉴频鉴相器PFD的另一个输出端的输入信号。
鉴频鉴相器PFD的两个输入端分别为CMP_OUT与ZCD_OUT，输出UP与DOWN两个信号。
双向计数器Counter的两个输入端分别为UP与DOWN信号，而后输出COUNTER_OUT信号控制电容阵列Cap Array。
电容阵列Cap Array由16个电容Cap_<0-15>，16个开关管Counter_<0-15>互相连接构成。以CAP_0与Counter_0的连接关系为例，CAP_0的一端与CAP_<1-15>的一端一一对应相连接作为电容阵列的一端，CAP_0的另一端与Counter_0的漏端相连接，Counter_0的源端与Counter_<1-15>的源端相连接作为电容阵列的另一端。CAP_<1-15>的另一端与Counter_<1-15>的漏端一一对应连接。开关管Counter_<0-15>的栅极与Counter_out相连接。
本发明的方案中，通过比较SW点电压过零点时间与采样电压过零点时间，得到二者过零时间的差，以此来判断Gm-C电感电流采样时间常数是否与DCR匹配。时间超前和时间滞后分别对应Gm-C时间常数偏大和偏小。并通过后级鉴频鉴相器进行判断，进而通过双向计数器控制电容阵列完成时间常数的校准，使之完成自适应时间常数匹配Gm-C电感电流采样。该校准过程平滑，并且可在DC-DC变换器正常工作情况下进行在线调制，能有效适应变换器工作中温度、电压、电流等外部条件的变化。
本发明的有益效果为：本发明提出一种自适应时间常数匹配的Gm-C滤波采样电路，对于Buck变换器而言，通过比较SW点电压过零点时间与采样电压过零点时间，得到二者过零时间的差，以此来判断Gm-C电感电流采样时间常数是否与DCR匹配。时间超前和时间滞后分别对应Gm-C时间常数偏大和偏小。并通过后级鉴频鉴相器进行判断，进而通过双向计数器控制电容阵列完成时间常数的校准，使之完成自适应时间常数匹配Gm-C电感电流采样。该校准过程平滑，并且可在DC-DC变换器正常工作情况下进行在线调制，能有效适应变换器工作中温度、电压、电流等外部条件的变化。
附图说明
图1为BUCK电路Gm-C滤波采样电路。
图2为本发明提出的一种自适应时间常数匹配的Gm-C滤波采样电路。
图3为本发明提出的一种自适应时间常数匹配的Gm-C滤波采样电路的工作原理示意图，其中(a)为当RC>L/RDCR时调制方法，(b)为当RC＜L/RDCR时调制方法。
图4为实施例中将本发明提出的一种自适应时间常数匹配的Gm-C滤波采样电路进行瞬态仿真时的仿真结果示意图，其中(a)为RC<L/RDCR时的调制过程，(b)为当RC>L/RDCR时调制时的调制过程。
具体实施方式
下面结合附图和具体实施例对本发明进行详细的描述。
本发明提出的一种自适应时间常数匹配的Gm-C滤波采样电路，其中如图2所示，整体电路包括功率级电路与控制环路，功率级电路为基本BUCK电路架构，VIN为输入电压源，Driver为驱动模块，驱动上功率管TG与下功率管BG，功率电感L及其直流等效电阻RDCR的一端与TG的源端和BG的漏端相连接，另一端与输出电容COUT相连接，组成LC滤波电路。控制环路由跨导放大器gm、电阻R、电容阵列Cap Array、参考电压Vref、过零比较器ZCD、电压比较器CMP、鉴频鉴相器PFD，双向计数器Counter组成。
其中跨导放大器gm的功能是将功率电感L及其直流等效电阻RDCR两端的电压信息等比例转换为差分电流信息，为后级RC网络充放电，组成Gm-C滤波电路，完成Gm-C滤波采样的功能，并输出VSENSE信号给后级电压比较器CMP。
其中参考电压源Vref是为了为跨导放大器gm的输出级提供合适的直流偏置条件。
其中过零比较器ZCD是为了判断SW点也即上功率管TG与下功率管BG相连接的点的电压何时大于零电位，并输出ZCD_OUT信号给后级鉴频鉴相器PFD。
其中电压比较器CMP是为了判断VSENSE信号的电位何时大于参考电压Vref的电位。并输出CMP_OUT信号给后级鉴频鉴相器PFD。
其中鉴频鉴相器PFD是为了判断ZCD_OUT信号与CMP_OUT信号之间的相位差。当CMP_OUT与ZCD_OUT之间的相位差为正值，则输出UP信号，反之输出DOWN信号。
其中双向计数器Counter为4Bit双向计数器，可以向上计数，也可以向下计数。当输入UP信号为高，DOWN信号为低时，向上计数，每个时钟周期累计加1。当输入UP信号为低，DOWN信号为高时，向下计数，每个时钟周期累计减1。当输入UP信号与DOWN信号同为低或者同为高时，保持当前计数状态。双向计数器Counter的初态为中间值，方便计数器向两边查找计数。双向计数器Counter的输出控制电容阵列Cap_array中的开关管Counter_<0-15>的开关与否，从而控制电容阵列等效电容值的大小。
如图1所示，为BUCK电路Gm-C滤波采样电路，整体电路由功率级电路与采样电路构成。功率级电路为基本BUCK电路架构，VIN为输入电压源，DRIVER为驱动模块，驱动上功率管TG与下功率管BG，功率电感L及其直流等效电阻RDCR的一端与TG源端与BG漏端相连接，另一端与输出电容COUT相连接，组成LC滤波电路。跨导放大器gm跨接在功率电感L及其直流等效电阻RDCR的两端，把电压信息等比例转换为电流信息，为后级并联RC网络充放电，并输出VSENSE信号，完成Gm-C滤波采样的功能。
由图1可以计算出采样得到的VSENSE电压为：
Figure BDA0003542805510000041
由式(1)可知，当RC＝L/RDCR时，VSENSE＝gm×R×RDCR×IL(s)。也即当RC＝L/RDCR时，RC时间常数与DCR时间常数匹配，Gm-C滤波电感电流采样能够得到DCR电阻两端压降的比例倍，其倍数为gm×R倍。
如图3所示，为本发明提出的一种自适应时间常数匹配的Gm-C滤波采样电路的工作原理示意图。对于Buck变换器而言，电感电流过零点与SW点电压过零点相位相同，在时域下的表现为二者同时过零。由式(1)可知，当RC时间常数与DCR时间常数匹配时，Gm-C滤波采样能够完整采样到电感电流的gm倍放大波形。由此为判定依据，可以通过判断Gm-C滤波采样得到电压的过零点与SW电压过零点之间的时间差来判定时间常数是否匹配，倘若二者同时过零，则时间常数匹配，无需调节时间常数，倘若二者过零点时间不同，则需要调制环路工作，调节RC时间常数，直到二者同时过零，停止判定。
本发明通过使用两个比较器ZCD与CMP，用它们来比较SW点电压的过零点时间与采样得到的VSENSE电压小于VREF翻转点之间的时间，得到二者过零时间的时间差，并通过鉴频鉴相器PFD判断ZCD_OUT与CMP_OUT之间的时间差，输出UP与DOWN信号给后级4Bit双向计数器，使用4Bit双向计数器的输出来调节电容阵列的电容值，以此来进行自适应时间常数匹配的操作。
如图3(a)所示，为当RC>L/RDCR时调制方法示意图，当RC>L/RDCR时，由于时间常数较大，由式(1)可知，此时采样电压峰峰值偏小，VSENSE会比电感电流iL延时穿越零点，如图3(a)中Δt1。同理，当RC<L/DCR时，时间常数较小采样电压峰峰值偏大，VSENSE会比电感电流iL提前穿越零点，如图3(b)中Δt2。
如图4所示为实施例中将本发明提出的一种自适应时间常数匹配的Gm-C滤波采样电路进行瞬态仿真时的仿真结果示意图。仿真条件均为输入电压60V，输出电压28V，开关频率1MHz，VREF＝1.2V，DC-DC变换器工作在FCCM模式下。
图4(a)为RC<L/RDCR时的调制过程，图4(b)为RC>L/RDCR时的调制过程。如图4(a)所示，当RC<L/RDCR时，在EN使能过后系统开始工作，PFD检测到相位差，发出UP信号，计数器开始往上计数，电容值逐渐增大，VSENSE峰峰值逐渐减小，斜率逐渐变小，波形逐渐逼近VDCR+VREF，直到达到调节的误差范围内为止，之后UP/DOWN均为0，停止计数并保持。在完成自适应时间常数匹配过程后，采样误差由67mV降低为30mV，采样误差降低了55.2％。
如图4(b)所示，当RC>L/RDCR时，EN使能过后，PFD检测到相位差，发出DOWN信号，计数器开始往下计数，逐渐递减，电容值减小，VSENSE峰峰值逐渐变大，斜率逐渐变大，波形逐渐逼近VDCR+VREF，直到达到误差范围内为止，之后UP/DOWN均为0，停止计数并保持。在完成自适应时间常数匹配过程后，采样误差由255mV降低为154mV，采样误差降低了39.6％。
由上述具体实施方式可知：本发明校准过程平滑，控制时序简单，电路简单，并且可在DC-DC变换器正常工作情况下进行在线调制，有效适应变换器工作中温度、电压、电流等外部条件的变化。可适用于片外功率管，输入输出电压范围宽，且需要无损电流采样的DC-DC变换器。

Claims (1)

1.一种自适应时间常数匹配的Gm-C滤波电感电流采样电路，包括功率级电路与控制环路；所述功率级电路包括驱动模块、上功率管TG、下功率管BG、电感L、电感等效直流电阻RDCR、输出电容COUT；所述控制环路包括跨导放大器gm、电阻R、电容阵列Cap Array、过零比较器ZCD、参考电压Vref、电压比较器CMP、鉴频鉴相器PFD、双向计数器Counter；其中功率级电路组成BUCK架构，控制环路用于调制Gm-C滤波采样电路的时间常数，使之与直流电阻DCR时间常数相匹配，完成自适应时间常数匹配Gm-C滤波采样；
具体的，跨导放大器gm的两个输入端跨接在电感L与电感等效直流电阻RDCR的两端，跨导放大器gm的输出端与电阻R，电容阵列Cap Array的一端相连接，跨导放大器gm的输出信号VSENSE作为电压比较器CMP正向输入端的输入信号；
电阻R的另一端与参考电压Vref相连接；
容阵列Cap Array的另一端与参考电压Vref相连接；
电压比较器CMP反相输入端与Vref相连接，电压比较器CMP输出信号CMP_OUT作为鉴频鉴相器PFD的一个输入端的输入信号；
过零比较器ZCD的正向输入端与电感L、上功率管TG的源端、下功率管BG的漏端相连接的点连接，过零比较器ZCD的反向输入端与下功率管的源端相连接，过零比较器ZCD的输出信号ZCD_OUT作为鉴频鉴相器PFD的另一个输出端的输入信号；
鉴频鉴相器PFD的两个输入端分别为CMP_OUT与ZCD_OUT，定义鉴频鉴相器PFD的输出信号分别为上拉信号UP与下拉信号DOWN；
双向计数器Counter的两个输入端分别为上拉信号UP与下拉信号DOWN，而后输出电容阵列控制信号COUNTER_OUT信号控制电容阵列Cap Array。
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