CN114594902A - Nand存储器的数据转移协议的开销减小 - Google Patents

Nand存储器的数据转移协议的开销减小 Download PDF

Info

Publication number
CN114594902A
CN114594902A CN202110639638.XA CN202110639638A CN114594902A CN 114594902 A CN114594902 A CN 114594902A CN 202110639638 A CN202110639638 A CN 202110639638A CN 114594902 A CN114594902 A CN 114594902A
Authority
CN
China
Prior art keywords
address
nand memory
initial physical
physical column
controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110639638.XA
Other languages
English (en)
Inventor
G·沙阿
D·图尔斯
S·夏尔马
华-玲·辛西娅·许
李延珑
彭敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Western Digital Technologies Inc
Original Assignee
Western Digital Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Digital Technologies Inc filed Critical Western Digital Technologies Inc
Publication of CN114594902A publication Critical patent/CN114594902A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0661—Format or protocol conversion arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Abstract

本发明题为“NAND存储器的数据转移协议的开销减小”。在一个具体实施中，数据存储设备包括NAND存储器和控制器。所述NAND存储器包括读取/写入电路，所述读取/写入电路被配置为确定和存储所述NAND存储器中包括的每个平面的初始物理列地址。所述控制器被配置为将读取‑转移命令和一字节地址发送到所述NAND存储器。所述读取/写入电路还被配置为在所述NAND存储器从所述控制器接收到所述一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第一初始物理列地址。所述第一初始物理列地址与包括在所述一字节地址中的管芯地址和平面地址相关联。所述读取/写入电路被进一步配置为检索存储在所述第一初始物理列地址处的第一数据集。所述读取/写入电路还被配置为将所述第一数据集输出到所述控制器。

Description

NAND存储器的数据转移协议的开销减小
相关申请的交叉引用
本申请要求于2020年12月3日提交的美国临时专利申请号63/120,787的权益，该申请的全部内容以引用方式并入本文。
背景技术
本申请整体涉及存储器设备，并且更具体地讲，涉及例如通过预先计算初始列地址来减小数据转移操作的执行时间的控制器和NAND存储器。
控制器与NAND存储器之间的数据转移协议涉及大量的命令和地址周期以及命令/地址周期与数据转移之间的等待时间。要求使用传统输入/输出(“I/O”)速度和协议来发布命令和地址周期。然而，可使用切换模式速度来发布数据字节。对于每新一代的NAND存储器，切换模式速度缩放约50％。然而，命令/地址速度不与切换模式速度成比例。因此，命令/地址周期针对使用较高切换模式速度的存储器设备增加了显著开销。
发明内容
命令/地址周期与数据转移之间的等待时间主要用于将所接收的初始逻辑列地址转换为初始物理列地址。可通过预先计算初始物理列地址来减小命令/地址周期与数据转移之间的等待时间。此外，可通过从数据转移协议中移除冗余命令和地址周期来减小总命令/地址周期时间。因此，本公开提供了数据存储设备、方法和装置，除了其他之外，这些数据存储设备、方法和装置还预先计算初始物理列地址并且以较少的命令/地址周期来实现数据转移协议。
例如，本公开提供了一种数据存储设备。在一个具体实施中，所述数据存储设备包括NAND存储器和控制器。所述NAND存储器包括多个管芯和读取/写入电路。所述多个管芯各自包括多个平面。所述读取/写入电路被配置为确定所述多个管芯中的每个管芯中的所述多个平面中的每个平面的初始物理列地址。所述读取/写入电路还被配置为将所述初始物理列地址存储在所述NAND存储器中。所述控制器耦接到所述NAND存储器。所述控制器被配置为在所述NAND存储器存储所述初始物理列地址之后将读取-转移命令发送到所述NAND存储器。所述读取-转移命令指示一字节地址将跟随。所述控制器还被配置为将所述一字节地址发送到所述NAND存储器。所述一字节地址包括管芯地址和平面地址。所述读取/写入电路被进一步配置为在所述NAND存储器从所述控制器接收到所述一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第一初始物理列地址。所述第一初始物理列地址与所述管芯地址和所述平面地址相关联。所述读取/写入电路还被配置为检索存储在所述第一初始物理列地址处的第一数据集。所述读取/写入电路被进一步配置为将所述第一数据集输出到所述控制器。
本公开还提供了一种方法，包括通过NAND存储器确定所述NAND存储器中的多个管芯中的每个管芯中的多个平面中的每个平面的初始物理列地址。所述方法还包括将所述初始物理列地址存储在所述NAND存储器中。所述方法还包括在所述NAND存储器存储所述初始物理列地址之后将读取-转移命令从控制器发送到所述NAND存储器。所述读取-转移命令指示一字节地址将跟随。所述方法还包括将所述一字节地址从所述控制器发送到所述NAND存储器。所述一字节地址包括管芯地址和平面地址。所述方法还包括在所述NAND存储器从所述控制器接收到所述一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第一初始物理列地址。所述第一初始物理列地址与所述管芯地址和所述平面地址相关联。所述方法还包括检索存储在所述NAND存储器中的所述第一初始物理列地址处的第一数据集。所述方法还包括将所述第一数据集从所述NAND存储器输出到所述控制器。
本公开还提供了一种装置，所述装置包括用于确定NAND存储器中的多个管芯中的每个管芯中的多个平面中的每个平面的初始物理列地址的装置。所述装置还包括用于将所述初始物理列地址存储在所述NAND存储器中的装置。所述装置还包括用于在所述NAND存储器存储所述初始物理列地址之后将读取-转移命令发送到所述NAND存储器的装置。所述读取-转移命令指示一字节地址将跟随。所述装置还包括用于将所述一字节地址发送到所述NAND存储器的装置。所述一字节地址包括管芯地址和平面地址。所述装置还包括用于在所述NAND存储器接收到所述一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第一初始物理列地址的装置。所述第一初始物理列地址与所述管芯地址和所述平面地址相关联。所述装置还包括用于检索存储在所述NAND存储器中的所述第一初始物理列地址处的第一数据集的装置。所述装置还包括用于从所述NAND存储器输出所述第一数据集的装置。
本公开的各个方面提供了对存储器设备的改进。本公开可以各种形式体现，包括由软件和/或固件控制的硬件或电路。上述发明内容仅旨在给出本公开的各个方面的一般构想，而不以任何方式限制本公开的范围。
附图说明
图1是根据本公开的一些具体实施的包括数据存储设备的系统的一个示例的框图。
图2是根据本公开的一些具体实施的包括在NAND存储器的管芯中的平面的一个示例的框图。
图3是传统数据输出协议序列的一个示例的框图。
图4是根据本公开的一些具体实施的数据输出协议序列的一字节地址周期的一个示例的框图。
图5是根据本公开的一些具体实施的包括两位初始列标识符的数据输出协议序列的一字节地址周期的一个示例的框图。
图6是根据本公开的一些具体实施的包括两个命令周期和一个地址周期的数据输出协议序列的一个示例的框图。
图7是根据本公开的一些具体实施的包括一个命令周期和一个地址周期的数据输出协议序列的一个示例的框图。
图8是根据本公开的一些具体实施的用于执行数据输出操作的方法的示例的流程图。
图9是根据本公开的一些具体实施的用于执行数据输入和编程操作的方法的示例的流程图。
图10是根据本公开的一些具体实施的用于执行高速缓存读取操作的方法的示例的流程图。
具体实施方式
在以下描述中，阐述了许多细节，诸如数据存储设备配置、控制器操作等，以便提供对本公开的一个或多个方面的理解。对本领域的技术人员将显而易见的是，这些具体细节仅仅是示例性的并且不旨在限制本申请的范围。具体地讲，与控制器和NAND相关联的功能可由硬件(例如，模拟或数字电路)、硬件和软件的组合(例如，由处理器或控制电路执行的存储在非暂态计算机可读介质中的程序代码或固件)或任何其他合适的装置来执行。以下描述仅旨在给出本公开的各个方面的一般构想，而不以任何方式限制本公开的范围。此外，对于本领域的技术人员将显而易见的是，尽管本公开涉及NAND存储器，但本文讨论的概念适用于其他类型的固态存储器，诸如NOR、PCM(相变存储器)、ReRAM等。
图1是包括数据存储设备102的系统100的一个示例的框图。在一些具体实施中，数据存储设备102是闪存存储器设备。例如，数据存储设备102为Secure Digital
Figure BDA0003106781840000042
卡、
Figure BDA0003106781840000041
卡或另一种类似类型的数据存储设备。图1所示的数据存储设备102包括NAND存储器104和控制器106。数据存储设备102耦接到主机设备108。主机设备108被配置为向数据存储设备102提供数据110(例如，用户数据)以存储在例如NAND存储器104中。主机设备108还被配置为请求待从NAND存储器104读取的数据110。例如，主机设备108是智能电话、音乐播放器、视频播放器、游戏控制台、电子书阅读器、个人数字助理、平板电脑、笔记本计算机或另一个类似设备。
图1所示的NAND存储器104包括多个管芯112A-112N(例如，NAND管芯)和读取/写入电路114。读取/写入电路114被配置为支持NAND存储器104的多个管芯112A-112N的操作。尽管在图1中被描绘为单个部件，但读取/写入电路114可被分成NAND存储器104的单独部件，诸如读取电路和写入电路。读取/写入电路114可以在NAND存储器104的多个管芯112A-112N外部。另选地，NAND存储器104的多个管芯112A-112N中的一者或多者可包括对应的读取/写入电路，该读取/写入电路可操作以独立于任何其他管芯处的任何其他读取和/或写入操作而从单独管芯内的存储元件读取数据和/或将数据写入其中。例如，多个管芯112A-112N中的每一者可包括其自身的内部读取/写入电路。NAND存储器104经由输入/输出(“I/O”)总线116可通信地耦接到控制器106。
图1所示的控制器106包括主机接口118、存储器接口120、处理器122(例如，微处理器、微控制器、现场可编程门阵列[“FPGA”]半导体、专用集成电路[“ASIC”]或另一合适的可编程设备)和存储器124(例如，随机存取存储器[“RAM”]、只读存储器[“ROM”]、非暂态计算机可读介质或它们的组合)。控制器106在图1中以简化形式示出。本领域的技术人员将认识到，用于NAND存储器的控制器将包括除图1中具体示出的那些之外的附加模块或部件。另外，尽管数据存储设备102在图1中被示出为包括控制器106，但在其他具体实施中，控制器106替代地位于主机设备108内或以其他方式与数据存储设备102分开。因此，通常将由控制器106执行的操作(例如，磨损均衡、坏块管理、数据加扰、垃圾收集、地址映射等)可由主机设备108或连接到数据存储设备102的另一设备执行。
控制器106被配置为经由主机接口118向主机设备108发送数据以及从该主机设备接收数据和指令。主机接口118使得主机设备108能够例如使用任何合适的通信协议从NAND存储器104读取以及写入NAND存储器104。合适的通信协议包括例如通用闪存存储(“UFS”)主机控制器接口规范、安全数字(“SD”)主机控制器规范等。
控制器106还被配置为经由存储器接口120向NAND存储器104发送数据和命令以及从该NAND存储器接收数据。作为示例性示例，控制器106被配置为发送数据和编程命令以指示NAND存储器104将数据存储在NAND存储器104中的特定存储器位置中。控制器106还被配置为向NAND存储器104发送读取-转移命令以从NAND存储器104中的特定存储器位置读取数据。
处理器122可操作地连接到控制器106和数据存储设备102内的各种模块。例如，固件作为计算机可执行指令被加载到存储器124的ROM中。这些计算机可执行指令能够从存储器124被检索并由处理器122执行以控制该控制器106的操作并执行本文所述的过程。在一些具体实施中，控制器106的一个或多个模块对应于控制器106内的单独硬件部件。在其他具体实施中，控制器106的一个或多个模块对应于存储在存储器124内并由处理器122执行的软件。存储器124被配置为存储在操作期间由控制器106使用的数据。
NAND存储器104的多个管芯112A-112N中的每一者包括多个平面。例如，管芯112A可包括两个平面。图2是平面200的一个示例的框图。图2所示的平面200包括多个数据锁存器202和阵列204。数据锁存器202被配置为保持一个完整数据页面。因此，存储在平面200中的数据可一次一页地被读取或写入。阵列204包括多个块206A-206N。块206A-206N中的每一者包括多个字线。例如，块206A包括字线95至0。字线中的每一者包括多个存储元件。例如，在图2中，块206A中的字线95包括代表性存储元件208。在一些具体实施中，存储元件208是多级单元(“MLC”)闪存存储器单元，诸如每单元四位(“4BPC”)闪存存储器单元。在其他具体实施中，存储元件208是单级单元(“SLC”)闪存存储器单元、每单元两位(“2BPC”)闪存存储器单元、每单元三位(“3BPC”)闪存存储器单元、或每单元具有较大数量的位(例如，每单元五至十位之间)的闪存存储器单元。
图3是传统数据输出协议序列的一个示例的框图。图3所示的传统数据输出协议序列包括从控制器106发送到NAND存储器104以用于数据输出操作的一系列命令和地址。05h命令指示五字节地址将跟随。五字节地址包括两字节初始列地址、字线地址、页面地址、平面地址、块地址和管芯地址。E0h命令指示五字节地址已结束，并且控制器106等待流式输出数据。在发送E0h命令之后，控制器106等待供NAND存储器104的读取/写入电路114获取数据的预定时间量。为了获取数据，NAND存储器104的读取/写入电路114将两字节初始列地址(其为逻辑值)转换为初始物理列地址，将列指针设置为初始物理列地址，并且使用数据锁存器202来获取数据。在数据存储在数据锁存器202中之后，控制器106发送读取启用(“RE”)命令。响应于接收到RE命令，NAND存储器104的读取/写入电路114经由I/O总线116将数据锁存器202中的数据发送到控制器106，将列指针递增一，并且使用数据锁存器202来再次获取新数据。控制器106发送附加的RE命令以接收附加数据，直到数据输出操作完成。假设周期时间为10纳秒，发送05H命令、五字节地址和E0h命令所需的总时间为70纳秒。另外，控制器106发送E0h命令与接收数据之间的等待时间(即，tWHR)为约300纳秒。因此，总执行时间为370纳秒。
tWHR时间的显著部分是由NAND存储器104的读取/写入电路114将所接收的初始逻辑列地址转换为初始物理列地址而引起的。当执行顺序读取操作时，初始列地址总是逻辑列0。因此，在一些具体实施中，对于NAND存储器104的多个管芯112A-112N中的每一者中的每个平面，NAND存储器104的读取/写入电路114被配置为预先计算对应于逻辑列0的物理列地址，并且将所确定的物理列地址存储为初始物理列地址。在数据输出操作期间，响应于从控制器106接收到管芯地址和平面地址，NAND存储器104的读取/写入电路114检索与所接收的管芯地址和平面地址相关联的预先计算的初始物理列地址。与将所接收的初始逻辑列地址转换为初始物理列地址相比，检索预先计算的初始物理列地址花费更少的时间。因此，预先计算初始物理列地址减小了tWHR时间。
为了进一步减小总执行时间，从控制器106发送到NAND存储器104的上述五字节地址被替换为一字节地址。例如，在数据输出操作(即，读取操作)期间，NAND存储器104确实需要接收字线地址、页面地址和块地址，因为控制器106通过数据锁存器202而不是阵列204与NAND存储器104交换数据。此外，NAND存储器104不接收初始列地址，因为如上所述，针对每个平面预先计算初始物理列地址。因此，NAND存储器104仅需要接收管芯地址和平面地址。图4是数据输出协议序列的一字节地址周期的一个示例的框图。图4所示的一字节地址周期包括管芯地址和平面地址。例如，一字节地址周期中的未使用位可用于下一代扩展。
当数据作为固定长度码字存储在NAND存储器104中时，不是每个列地址都可以是初始列地址。例如，存储4K码字的16K页面只能具有四个初始列地址。因此，在一些具体实施中，对于NAND存储器104的多个管芯112A-112N中的每一者中的每个平面，NAND存储器104的读取/写入电路114被配置为预先计算每个潜在初始列地址的物理列地址并且将所确定的物理列地址存储为初始物理列地址。例如，对于存储4K码字的16K页面，NAND存储器104上的读取/写入电路114确定并存储四个潜在初始列地址。每个预先计算的潜在初始列地址与初始列标识符相关联。例如，对于存储4K码字的16K页面，‘00’可以是与第一码字相关联的初始列标识符，‘01’可以是与第二码字相关联的初始列标识符，‘10’可以是与第三码字相关联的初始列标识符，并且‘11’可以是与第四码字相关联的初始列标识符。在数据输出操作期间，响应于从控制器106接收到管芯地址、平面地址和初始列标识符，NAND存储器104的读取/写入电路114检索与所接收的管芯地址、平面地址和初始列标识符相关联的预先计算的初始物理列地址。图5是数据输出协议序列的一字节地址周期的一个示例的框图。图5所示的一字节地址周期包括管芯地址、平面地址和两位初始列标识符。
将上述五字节地址替换为上述一字节地址中的一者将数据输出协议序列中的地址周期的数量从五减小到一。例如，图6是包括两个命令周期和一个地址周期的数据输出协议序列的框图。假设周期时间为10纳秒，发送图6所示的两个命令和一字节地址所需的总时间为30纳秒。在一些具体实施中，NAND存储器104被配置为直接响应于NAND存储器104从控制器106接收一字节地址而检索数据。例如，控制器106不需要在发送一字节地址之后发送E0h命令，如图7所示。假设周期时间为10纳秒，发送图7所示的一个命令和一字节地址所需的总时间为20纳秒。图6和图7所示的数据输出协议序列的30纳秒和20纳秒总命令/地址周期时间分别显著小于图3所示的传统数据输出协议序列的70纳秒总命令/地址周期时间。
图8是根据本公开的一些具体实施的用于执行数据输出操作的方法800的一个示例的流程图。在框802处，NAND存储器104确定NAND存储器104的管芯112A-112N中的每一者中的每个平面的初始物理列地址。在一些具体实施中，NAND存储器104确定每个平面的一个初始物理列地址。例如，假设初始列地址总是逻辑列0，NAND存储器104可确定初始物理列地址。在其他具体实施中，NAND存储器104确定每个平面的多个初始物理列地址。例如，假设数据作为4K码字存储在16K页面中，NAND存储器104确定每个平面的四个初始物理列地址。在一些具体实施中，NAND存储器104基于每个管芯的坏列信息来确定初始物理列地址。例如，NAND存储器104可确定NAND存储器104的管芯112A-112N中的每一者的一个或多个坏列地址，并且然后基于一个或多个坏列地址确定初始物理列地址。在框804处，将初始物理列地址存储在NAND存储器104中。在一些具体实施中，在NAND存储器104的上电复位期间执行框802和804。例如，可将初始物理列地址存储在读取/写入电路114中包括的存储器中。
在将初始物理列地址存储在NAND存储器104中之后，在框806处，将读取-转移命令从控制器106发送到NAND存储器104。如本文所用，术语“读取-转移命令”是指读取协议和转移协议的一个或多个命令。读取-转移命令指示一字节地址将跟随。在框808处，将一字节地址从控制器106发送到NAND存储器104。一字节地址包括管芯地址和平面地址。在一些具体实施中，一字节地址还包括初始列标识符。在接收到一字节地址之后，在框810处，NAND存储器104从存储在NAND存储器104中的初始物理列地址中检索第一初始物理列地址。第一初始列地址与包括在一字节地址中的管芯地址和平面地址相关联。当一字节地址还包括初始列标识符时，所检索的初始列地址进一步与初始列标识符相关联。在框812处，NAND存储器104检索存储在NAND存储器104中的第一初始物理列地址处的数据集。例如，读取/写入电路114可将列指针设置为第一初始物理列地址，检索数据页面，并且将数据页面保持在数据锁存器202中。在框814处，NAND存储器104将数据集输出到控制器106。例如，读取/写入电路114可将数据集置于I/O总线116上。
除了减小数据输出操作的执行时间之外，上述过程还可减小数据输入操作(例如，数据输入和编程操作)的执行时间。图9是根据本公开的一些具体实施的用于执行数据输入操作的方法900的一个示例的流程图。在框902处，NAND存储器104确定NAND存储器104的管芯112A-112N中的每一者中的每个平面的初始物理列地址。在框904处，将初始物理列地址存储在NAND存储器104中。在将初始物理列地址存储在NAND存储器104中之后，在框906处，将数据输入命令从控制器106发送到NAND存储器104。数据输入命令指示一字节地址将跟随。在框908处，将一字节地址从控制器106发送到NAND存储器104。一字节地址(“第二一字节地址”的示例)包括管芯地址、平面地址和页面地址。在接收到一字节地址之后，在框910处，NAND存储器104从存储在NAND存储器104中的初始物理列地址中检索第二初始物理列地址。第二初始列地址与包括在一字节地址中的管芯地址和平面地址相关联。在框912处，控制器106将数据集发送到NAND存储器104。在框914处，控制器106将编程命令发送到NAND存储器104。例如，控制器106可经由I/O总线116将10h命令或15h命令发送到NAND存储器104。在框916处，NAND存储器104在第二初始物理列地址处对数据集进行编程。
上述过程还可减小高速缓存读取操作的执行时间。图10是根据本发明的一些具体实施的用于执行高速缓存读取操作的方法1000的一个示例的流程图。在框1002处，NAND存储器104确定NAND存储器104的管芯112A-112N中的每一者中的每个平面的初始物理列地址。在框1004处，将初始物理列地址存储在NAND存储器104中。在将初始物理列地址存储在NAND存储器104中之后，在框1006处，将第一高速缓存读取命令从控制器106发送到NAND存储器104。第一高速缓存读取命令指示三字节地址将跟随。在框1008处，将三字节地址从控制器106发送到NAND存储器104。除了其他之外，三字节地址包括管芯地址、平面地址和页面地址。在框1010处，控制器106将第二高速缓存读取命令发送到NAND存储器104。例如，控制器106可经由I/O总线116将30h命令发送到NAND存储器104。在接收到第二高速缓存读取命令之后，在框1012处，NAND存储器104从存储在NAND存储器104中的初始物理列地址中检索第三初始物理列地址。第三初始物理列地址与包括在三字节地址中的管芯地址和平面地址相关联。在框1014处，NAND存储器104检索存储在NAND存储器104中的第三初始物理列地址处的数据页面。例如，读取/写入电路114可将列指针设置为第三初始物理列地址，检索数据页面，并且将数据页面保持在数据锁存器202中。在框1016处，NAND存储器104将数据页面输出到控制器106。例如，读取/写入电路114可将数据页面置于I/O总线116上。
在一些具体实施中，在NAND存储器104在框1014处检索数据页面之后，控制器106发送第三高速缓存读取命令。第三高速缓存读取命令使页面地址递增，同时保持块地址和平面地址相同。在接收到第三高速缓存读取命令之后，NAND存储器104将页面地址递增一以确定新页面地址，检索新数据页面，并且将新数据页面输出到控制器106。
结合所公开的具体实施，一种装置包括用于确定NAND存储器中的多个管芯中的每个管芯中的多个平面中的每个平面的初始物理列地址的装置。用于确定初始物理列地址的装置可对应于例如管芯112A-112N、读取/写入电路114或它们的组合中的一者或多者。装置还包括用于将初始物理列地址存储在NAND存储器中的装置。用于将初始物理列地址存储在NAND存储器中的装置可对应于例如管芯112A-112N、读取/写入电路114或它们的组合中的一者或多者。装置还包括用于在NAND存储器存储初始物理列地址之后将读取-转移命令发送到NAND存储器的装置。用于将读取-转移命令发送到NAND存储器的装置可对应于例如I/O总线116、存储器接口120、处理器122或它们的组合。读取-转移命令指示一字节地址将跟随。装置还包括用于将一字节地址发送到NAND存储器的装置。用于将一字节地址发送到NAND存储器的装置可对应于例如I/O总线116、存储器接口120、处理器122或它们的组合。一字节地址包括管芯地址和平面地址。装置还包括用于在NAND存储器接收到一字节地址之后，从存储在NAND存储器中的初始物理列地址检索第一初始物理列地址的装置。用于检索第一初始物理列地址的装置可对应于例如管芯112A-112N、读取/写入电路114或它们的组合中的一者或多者。第一初始物理列地址与管芯地址和平面地址相关联。装置还包括用于检索存储在NAND存储器中的第一初始物理列地址处的第一数据集的装置。用于检索第一数据集的装置可对应于例如管芯112A-112N、读取/写入电路114或它们的组合中的一者或多者。装置还包括用于从NAND存储器输出第一数据集的装置。用于从NAND存储器输出第一数据集的装置可对应于例如管芯112A-112N、读取/写入电路114、I/O总线116或它们的组合中的一者或多者。
在一些具体实施中，用于确定初始物理列地址的装置被进一步配置为基于逻辑列0来确定初始物理列地址中的每一者。
在一些具体实施中，装置还包括用于直接响应于NAND存储器接收到一字节地址而检索第一初始物理列地址的装置。
在一些具体实施中，用于确定初始物理列地址的装置被进一步配置为确定多个管芯中的每个管芯中的多个平面中的每个平面的多个初始物理列地址。在一些具体实施中，一字节地址还包括初始列标识符。在一些具体实施中，第一初始物理列地址还与初始列标识符相关联。
对于本文所述的过程、系统、方法、启发法等，应当理解，尽管此类过程的步骤等已被描述为根据某个有序序列进行，但此类过程可用以除本文所述顺序之外的顺序执行的所述步骤来实践。还应当理解，可同时执行某些步骤，可添加其他步骤，或者可省略本文所述的某些步骤。换句话讲，本文对过程的描述是为了示出某些具体实施的目的而提供的，并且绝不应理解为限制权利要求。
因此，应当理解，以上描述旨在为示例性的而非限制性的。在阅读以上描述时，除所提供的示例之外的许多实施方案和应用将是显而易见的。不应当参考以上描述来确定范围，而是应当参考所附权利要求书连同此类权利要求书有权使用的等同物的完整范围来确定范围。预期和打算的是，本文所讨论的技术将发生未来开发，并且所公开的系统和方法将被结合到此类未来实施方案中。总之，应当理解，本申请能够进行修改和变化。
权利要求书中使用的所有术语旨在被赋予熟知本文所述技术的人员所理解的其最广泛的合理构造和其普通含义，除非在本文中作出明确的相反指示。具体地讲，使用单数冠词诸如“一个”、“该”、“所述”等应被理解为叙述所指示的元素中的一者或多者，除非权利要求叙述相反的明确限制。
提供说明书摘要以允许读者快速确定技术公开的性质。应当理解所提交的内容不用来解释或限制权利要求书的范围或含义。此外，在前述具体实施方式中，可以看出，出于简化本公开的目的，在各种实施方案中将各种特征分组在一起。本公开的该方法不应解释为反映这样的意图：要求保护的实施方案需要比每个权利要求中明确叙述的更多的特征。相反，如以下附权利要求书反映，发明主题在于少于单个公开的实施方案的所有特征。因此，以下附权利要求书据此并入具体实施方式中，其中每个权利要求独立地作为单独要求保护的主题。

Claims (20)

1.一种数据存储设备，所述数据存储设备包括：
NAND存储器，所述NAND存储器包括：
多个管芯，所述多个管芯各自包括多个平面，和
读取/写入电路，所述读取/写入电路被配置为：
确定所述多个管芯中的每个管芯中的所述多个平面中的每个平面的初始物理列地址，以及
将所述初始物理列地址存储在所述NAND存储器中；和
控制器，所述控制器耦接到所述NAND存储器并且被配置为：
在所述NAND存储器存储所述初始物理列地址之后将读取-转移命令发送到所述NAND存储器，其中所述读取-转移命令指示一字节地址将跟随，以及
将所述一字节地址发送到所述NAND存储器，其中所述一字节地址包括管芯地址和平面地址，
其中所述读取/写入电路被进一步配置为：
在所述NAND存储器从所述控制器接收到所述一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第一初始物理列地址，其中所述第一初始物理列地址与所述管芯地址和所述平面地址相关联，
检索存储在所述第一初始物理列地址处的第一数据集，以及
将所述第一数据集输出到所述控制器。
2.根据权利要求1所述的数据存储设备，其中所述读取/写入电路被进一步配置为基于逻辑列0来确定所述初始物理列地址中的每一者。
3.根据权利要求1所述的数据存储设备，其中所述控制器被进一步配置为：
在所述NAND存储器存储所述初始物理列地址之后将数据输入命令发送到所述NAND存储器，其中所述数据输入命令指示第二一字节地址将跟随，
将所述第二一字节地址发送到所述NAND存储器，其中所述第二一字节地址至少包括第二管芯地址和第二平面地址，
将第二数据集发送到所述NAND存储器，以及
将编程命令发送到所述NAND存储器，
其中所述读取/写入电路被进一步配置为：
在所述NAND存储器从所述控制器接收到所述第二一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第二初始物理列地址，其中所述第二初始物理列地址与所述第二管芯地址和所述第二平面地址相关联，以及
在所述NAND存储器从所述控制器接收到所述编程命令之后，在所述第二初始物理列地址处对所述第二数据集进行编程。
4.根据权利要求1所述的数据存储设备，其中所述控制器被进一步配置为：
将第一高速缓存读取命令发送到所述NAND存储器，其中所述第一高速缓存读取命令指示三字节地址将跟随，
将所述三字节地址发送到所述NAND存储器，其中所述三字节地址至少包括第三管芯地址、第三平面地址和第一页面地址，以及
将第二高速缓存读取命令发送到所述NAND存储器，
其中所述读取/写入电路被进一步配置为：
在所述NAND存储器从所述控制器接收到所述第二高速缓存读取命令之后，从存储在所述NAND存储器中的所述初始物理列地址检索第三初始物理列地址，其中所述第三初始物理列地址与所述第三管芯地址和所述第三平面地址相关联，
检索存储在所述第三初始物理列地址处的第一数据页面，其中所述第一数据页面与所述第一页面地址相关联，以及
将所述第一数据页面输出到所述控制器。
5.根据权利要求4所述的数据存储设备，其中所述控制器被进一步配置为将第三高速缓存读取命令发送到所述NAND存储器，其中所述读取/写入电路被进一步配置为：
将所述第一页面地址递增一以确定第二页面地址，
检索与所述第二页面地址相关联的第二数据页面，以及
将所述第二数据页面输出到所述控制器。
6.根据权利要求1所述的数据存储设备，其中所述读取/写入电路被进一步配置为直接响应于所述NAND存储器从所述控制器接收到所述一字节地址而检索所述第一初始物理列地址。
7.根据权利要求1所述的数据存储设备，其中所述读取/写入电路被进一步配置为确定所述多个管芯中的每个管芯中的所述多个平面中的每个平面的多个所述初始物理列地址，其中所述一字节地址还包括初始列标识符，并且其中所述第一初始物理列地址还与所述初始列标识符相关联。
8.根据权利要求1所述的数据存储设备，其中所述读取/写入电路被进一步配置为：
确定所述多个管芯中的每一者的一个或多个坏列地址，以及
基于所述一个或多个坏列地址来确定所述初始物理列地址。
9.一种方法，包括：
通过NAND存储器确定所述NAND存储器中的多个管芯中的每个管芯中的多个平面中的每个平面的初始物理列地址；
将所述初始物理列地址存储在所述NAND存储器中；
在所述NAND存储器存储所述初始物理列地址之后将读取-转移命令从控制器发送到所述NAND存储器，其中所述读取-转移命令指示一字节地址将跟随；
将所述一字节地址从所述控制器发送到所述NAND存储器，其中所述一字节地址包括管芯地址和平面地址；
在所述NAND存储器从所述控制器接收到所述一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第一初始物理列地址，其中所述第一初始物理列地址与所述管芯地址和所述平面地址相关联；
检索存储在所述NAND存储器中的所述第一初始物理列地址处的第一数据集；以及
将所述第一数据集从所述NAND存储器输出到所述控制器。
10.根据权利要求9所述的方法，还包括基于逻辑列0来确定所述初始物理列地址中的每一者。
11.根据权利要求9所述的方法，其中所述方法还包括：
在所述NAND存储器存储所述初始物理列地址之后将数据输入命令从所述控制器发送到所述NAND存储器，其中所述数据输入命令指示第二一字节地址将跟随；
将所述第二一字节地址从所述控制器发送到所述NAND存储器，其中所述第二一字节地址至少包括第二管芯地址和第二平面地址；
在所述NAND存储器从所述控制器接收到所述第二一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第二初始物理列地址，其中所述第二初始物理列地址与所述第二管芯地址和所述第二平面地址相关联；
将第二数据集从所述控制器发送到所述NAND存储器；
将编程命令从所述控制器发送到所述NAND存储器；以及
在所述NAND存储器从所述控制器接收到所述编程命令之后，在所述NAND存储器中的所述第二初始物理列地址处对所述第二数据集进行编程。
12.根据权利要求9所述的方法，所述方法还包括：
将第一高速缓存读取命令从所述控制器发送到所述NAND存储器，其中所述第一高速缓存读取命令指示三字节地址将跟随；
将所述三字节地址从所述控制器发送到所述NAND存储器，其中所述三字节地址至少包括第三管芯地址、第三平面地址和第一页面地址；
将第二高速缓存读取命令从所述控制器发送到所述NAND存储器；
在所述NAND存储器从所述控制器接收到所述第二高速缓存读取命令之后，从存储在所述NAND存储器中的所述初始物理列地址检索第三初始物理列地址，其中所述第三初始物理列地址与所述第三管芯地址和所述第三平面地址相关联；
检索存储在所述第三初始物理列地址处的第一数据页面，其中所述第一数据页面与所述第一页面地址相关联；以及
将所述第一数据页面从所述NAND存储器输出到所述控制器。
13.根据权利要求12所述的方法，还包括：
将第三高速缓存读取命令从所述控制器发送到所述NAND存储器；
将所述第一页面地址递增一以确定第二页面地址；
检索与所述第二页面地址相关联的第二数据页面；以及
将所述第二数据页面从所述NAND存储器输出到所述控制器。
14.根据权利要求9所述的方法，还包括直接响应于所述NAND存储器从所述控制器接收到所述一字节地址而检索所述第一初始物理列地址。
15.根据权利要求9所述的方法，还包括通过所述NAND存储器确定所述多个管芯中的每个管芯中的所述多个平面中的每个平面的多个所述初始物理列地址，其中所述一字节地址还包括初始列标识符，并且其中所述第一初始物理列地址还与所述初始列标识符相关联。
16.根据权利要求9所述的方法，所述方法还包括：
通过所述NAND存储器确定所述多个管芯中的每一者的一个或多个坏列地址；以及
通过所述NAND存储器基于所述一个或多个坏列地址来确定所述初始物理列地址。
17.一种装置，包括：
用于确定NAND存储器中的多个管芯中的每个管芯中的多个平面中的每个平面的初始物理列地址的装置；
用于将所述初始物理列地址存储在所述NAND存储器中的装置；
用于在所述NAND存储器存储所述初始物理列地址之后将读取-转移命令发送到所述NAND存储器的装置，其中所述读取-转移命令指示一字节地址将跟随；
用于将所述一字节地址发送到所述NAND存储器的装置，其中所述一字节地址包括管芯地址和平面地址；
用于在所述NAND存储器接收到所述一字节地址之后，从存储在所述NAND存储器中的所述初始物理列地址检索第一初始物理列地址的装置，其中所述第一初始物理列地址与所述管芯地址和所述平面地址相关联；
用于检索存储在所述NAND存储器中的所述第一初始物理列地址处的第一数据集的装置；和
用于从所述NAND存储器输出所述第一数据集的装置。
18.根据权利要求17所述的装置，其中用于确定所述初始物理列地址的所述装置被进一步配置为基于逻辑列0来确定所述初始物理列地址中的每一者。
19.根据权利要求17所述的装置，其中用于检索所述第一初始物理列地址的所述装置被进一步配置为直接响应于所述NAND存储器接收到所述一字节地址而检索所述第一初始物理列地址。
20.根据权利要求17所述的装置，其中用于确定所述初始物理列地址的所述装置被进一步配置为确定所述多个管芯中的每个管芯中的所述多个平面中的每个平面的多个所述初始物理列地址，其中所述一字节地址还包括初始列标识符，并且其中所述第一初始物理列地址还与所述初始列标识符相关联。
CN202110639638.XA 2020-12-03 2021-06-08 Nand存储器的数据转移协议的开销减小 Pending CN114594902A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063120787P 2020-12-03 2020-12-03
US63/120,787 2020-12-03
US17/175,099 2021-02-12
US17/175,099 US11487446B2 (en) 2020-12-03 2021-02-12 Overhead reduction in data transfer protocol for NAND memory

Publications (1)

Publication Number Publication Date
CN114594902A true CN114594902A (zh) 2022-06-07

Family

ID=81655111

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110639638.XA Pending CN114594902A (zh) 2020-12-03 2021-06-08 Nand存储器的数据转移协议的开销减小

Country Status (4)

Country Link
US (2) US11487446B2 (zh)
KR (1) KR102502326B1 (zh)
CN (1) CN114594902A (zh)
DE (1) DE102021115365A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11886346B2 (en) * 2021-04-22 2024-01-30 Micron Technology, Inc. Cache read context switching in a memory sub-system

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200929250A (en) * 2007-12-26 2009-07-01 Sandisk Il Ltd Device and method for managing initialization thereof
US20140365711A1 (en) * 2013-06-10 2014-12-11 Kabushiki Kaisha Toshiba Memory system
US9229854B1 (en) * 2013-01-28 2016-01-05 Radian Memory Systems, LLC Multi-array operation support and related devices, systems and software
US20170192902A1 (en) * 2015-12-30 2017-07-06 Samsung Electronics Co., Ltd. Storage device including nonvolatile memory device and controller, operating method of storage device, and method for accessing storage device
CN107239233A (zh) * 2017-05-10 2017-10-10 杭州宏杉科技股份有限公司 一种磁盘阵列及基于其的数据重构方法和存储设备
CN109753455A (zh) * 2017-11-08 2019-05-14 爱思开海力士有限公司 存储器控制器及其操作方法
US10445229B1 (en) * 2013-01-28 2019-10-15 Radian Memory Systems, Inc. Memory controller with at least one address segment defined for which data is striped across flash memory dies, with a common address offset being used to obtain physical addresses for the data in each of the dies
CN110658990A (zh) * 2018-06-28 2020-01-07 希捷科技有限公司 具有改善的准备时间的数据存储系统
CN111475427A (zh) * 2019-01-24 2020-07-31 西部数据技术公司 使用低延迟非易失性存储器进行逻辑至物理映射管理

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005081257A1 (ja) 2004-02-20 2005-09-01 Spansion Llc 半導体記憶装置および半導体記憶装置の制御方法
KR100953062B1 (ko) * 2008-05-20 2010-04-13 주식회사 하이닉스반도체 불휘발성 메모리 소자의 어드레스 입력 방법 및 동작 방법
US8285917B2 (en) 2009-03-26 2012-10-09 Scaleo Chip Apparatus for enhancing flash memory access
US9734911B2 (en) 2012-12-31 2017-08-15 Sandisk Technologies Llc Method and system for asynchronous die operations in a non-volatile memory
US9324450B2 (en) 2013-03-13 2016-04-26 Winbond Electronics Corporation NAND flash memory
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9653184B2 (en) * 2014-06-16 2017-05-16 Sandisk Technologies Llc Non-volatile memory module with physical-to-physical address remapping
US9582201B2 (en) 2014-09-26 2017-02-28 Western Digital Technologies, Inc. Multi-tier scheme for logical storage management
US20160162416A1 (en) * 2014-12-08 2016-06-09 Intel Corporation Apparatus and Method for Reducing Latency Between Host and a Storage Device
US9524799B2 (en) 2014-12-30 2016-12-20 Sandisk Technologies Llc Method and apparatus to tune a toggle mode interface
US9626312B2 (en) 2015-07-17 2017-04-18 Sandisk Technologies Llc Storage region mapping for a data storage device
US10268387B2 (en) 2017-01-04 2019-04-23 Sandisk Technologies Llc Meta-groups in non-volatile storage based on performance times
US9818462B1 (en) 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
JP6779821B2 (ja) * 2017-03-24 2020-11-04 キオクシア株式会社 メモリシステム及びデータの読み出し方法
JP2018163724A (ja) 2017-03-27 2018-10-18 東芝メモリ株式会社 メモリシステム
US10497438B2 (en) * 2017-04-14 2019-12-03 Sandisk Technologies Llc Cross-point memory array addressing
US10712972B2 (en) 2017-09-29 2020-07-14 Western Digital Technologies, Inc. Read commands scheduling method in storage device
US11016679B2 (en) 2018-06-29 2021-05-25 Seagate Technology Llc Balanced die set execution in a data storage system
US11249896B2 (en) 2019-12-20 2022-02-15 Micron Technology, Inc. Logical-to-physical mapping of data groups with data locality
KR20210142974A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11586384B2 (en) 2021-02-16 2023-02-21 Western Digital Technologies, Inc. Overhead reduction in data transfer protocol for data storage devices

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200929250A (en) * 2007-12-26 2009-07-01 Sandisk Il Ltd Device and method for managing initialization thereof
US9229854B1 (en) * 2013-01-28 2016-01-05 Radian Memory Systems, LLC Multi-array operation support and related devices, systems and software
US10445229B1 (en) * 2013-01-28 2019-10-15 Radian Memory Systems, Inc. Memory controller with at least one address segment defined for which data is striped across flash memory dies, with a common address offset being used to obtain physical addresses for the data in each of the dies
US20140365711A1 (en) * 2013-06-10 2014-12-11 Kabushiki Kaisha Toshiba Memory system
US20170192902A1 (en) * 2015-12-30 2017-07-06 Samsung Electronics Co., Ltd. Storage device including nonvolatile memory device and controller, operating method of storage device, and method for accessing storage device
CN107239233A (zh) * 2017-05-10 2017-10-10 杭州宏杉科技股份有限公司 一种磁盘阵列及基于其的数据重构方法和存储设备
CN109753455A (zh) * 2017-11-08 2019-05-14 爱思开海力士有限公司 存储器控制器及其操作方法
CN110658990A (zh) * 2018-06-28 2020-01-07 希捷科技有限公司 具有改善的准备时间的数据存储系统
CN111475427A (zh) * 2019-01-24 2020-07-31 西部数据技术公司 使用低延迟非易失性存储器进行逻辑至物理映射管理

Also Published As

Publication number Publication date
US11487446B2 (en) 2022-11-01
KR102502326B1 (ko) 2023-02-21
US20230022998A1 (en) 2023-01-26
US11755211B2 (en) 2023-09-12
KR20220078460A (ko) 2022-06-10
DE102021115365A1 (de) 2022-06-09
US20220179568A1 (en) 2022-06-09

Similar Documents

Publication Publication Date Title
US11216362B2 (en) Data storage device and operating method thereof
US10120615B2 (en) Memory management method and storage controller using the same
US20210157520A1 (en) Hardware management granularity for mixed media memory sub-systems
US10324651B2 (en) Data transmission method, and storage controller and list management circuit using the same
US20190324689A1 (en) Memory controller and memory system having the same
US10229052B2 (en) Reverse map logging in physical media
US20180024738A1 (en) Data reading method, data writing method and storage controller using the same
CN108399108B (zh) 读取操作和软解码时序
CN106649144B (zh) 数据储存设备及其操作方法
US10754555B2 (en) Low overhead mapping for highly sequential data
KR102365602B1 (ko) 지능형 임계치 검출을 통한 커맨드 최적화
US11755211B2 (en) Overhead reduction in data transfer protocol for NAND memory
CN111625197A (zh) 存储器控制方法、存储器存储装置及存储器控制器
US10754768B2 (en) Memory system using descriptor lookup tables to access setting information for a non-volatile memory, and an operating method thereof
US20210397378A1 (en) Storage device and operating method thereof
US20210397364A1 (en) Storage device and operating method thereof
US11481150B2 (en) Read modify write optimization for video performance
WO2007137013A2 (en) Error correction coding for multiple-sector pages in flash memory devices
US20220374351A1 (en) Adaptive context metadata message for optimized two-chip performance
US20190278703A1 (en) Memory system, operating method thereof and electronic device
US10445014B2 (en) Methods of operating a computing system including a host processing data of first size and a storage device processing data of second size and including a memory controller and a non-volatile memory
CN108536475B (zh) 完整编程命令处理方法与装置
JP2021128684A (ja) メモリシステムおよび制御方法
US11380417B1 (en) Circuit to reduce gating overall system performance
US11978490B2 (en) Back pattern counter measure for solid state drives

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination