CN114567574A - 一种基于时序控制实现lm免流量测试的方法与装置 - Google Patents

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Abstract

本发明属于通信技术领域，提供了一种基于时序控制实现LM免流量测试的方法与装置。本发明采用FPGA发LM报文、CPU跟随发包流程并插入打戳的实现方案，既能保证LM发包间隔稳定低时延，规避CPU发报文带来的弊端，同时完美兼容市面上所有驱动芯片的使用，避免某些芯片打戳功能不支持对OAM主动帧的计数。通过基于时序控制的CPU打戳方式，可以实现免流量场景下高精度的LM测量。

Description

一种基于时序控制实现LM免流量测试的方法与装置
技术领域
本发明涉及通信技术领域，特别是涉及一种基于时序控制实现LM免流量测试的方法与装置。
背景技术
LM(帧丢失率测试)功能用于收集计数器的数值，适用于入口和出口处的服务帧，计数器在一对MEP(维护实体组端点)之间保持对所传送和所接收数据帧的计数。
LM功能通过向其对等的MEP传送带有LMM(丢失测量消息)信息的帧，并类似地从对等MEP接收带有LMR(丢失测量回复)信息的帧来执行的。每个MEP都进行帧丢失测量，用于确定不可用时间。由于两个方向中只要有任何一个宣告为不可用，双向服务就定义为不可用，因此LM必须便于每个MEP进行近端和远端帧丢失的测量。对一个MEP，近端的帧丢失是指与入口数据帧相关联的帧丢失，而远端的帧丢失是指与出口数据帧相关联的帧丢失。
免流量LM测试是通过对主动OAM帧计数实现LM丢包率的测量。LM报文发送常采用CPU或FPGA发包方案，报文接收转发由驱动芯片实现。一般会在数据发送侧或数据接收侧进行打戳处理，避免第三方模块插入戳值，影响测量精度。常见的解决思路有以下四种：FPGA发LM报文+芯片打戳、CPU发LM报文+芯片打戳、CPU发LM报文+CPU打戳与FPGA发LM报文+FPGA打戳；对于芯片打戳方案，实验发现常见的几款主流芯片对于主动OAM帧计数功能的支持情况各不相同：arad芯片不支持该功能；qumran芯片在上行方向支持所有主动OAM帧计数，下行方向计数功能有缺陷，VP(虚通道)通道仅对CV报文计数，APS帧不能计数，而VC(虚链路)通道不支持下行方向计数；Q2C/J2C芯片在上行方向支持所有主动OAM帧计数，下行方向计数功能有缺陷，仅对CV报文计数，APS帧不能计数。综上可知，出产时间越新的芯片支持情况越好，但都存在一定的应用场景限制；对于CPU发LM报文方案，与FPGA发包方案相比，发包间隔与回包间隔可能存在一定偏差，导致测量结果误差；OAM条目较多时，会造成CPU资源紧张；FPGA硬件自身无法对业务流进行计数统计，如果通过CPU来统计业务流，在FPGA传送的数据流中插入时间戳值的过程中，则容易出现额外的数据帧需要传送与/或接收的情况，测量精度无法保证。因此该方案无法兼容有业务背景流场景下的LM测量。
鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。
发明内容
本发明要解决的技术问题是提供一种基于时序控制实现LM免流量测试的方法。
本发明进一步要解决的技术问题是提供一种基于时序控制实现LM免流量测试的装置。
本发明采用如下技术方案：
第一方面，一种基于时序控制实现LM免流量测试的方法，包括：
LM发起侧与LM回复侧，所述LM发起侧与LM回复侧均包括FPGA与CPU，方法包括：
所述LM发起侧的FPGA以预设周期发送LM报文至所述LM回复侧，并接收从所述LM回复侧发送的LM报文；
所述LM发起侧的CPU根据LM报文的发送与接收进行LM发起侧的打戳，所述LM回复侧的CPU根据LM报文的发送与接收进行LM回复侧的打戳，以便根据相应打戳的戳值进行LM发起侧和LM回复侧之间网络的LM丢包率的测量。
优选的，所述LM报文包括LMM报文与LMR报文，具体包括：
所述LM发起侧发送的LM报文为所述LMM报文，所述LM发起侧接收的LM报文为所述LMR报文；
所述LM回复侧发送的LM报文为所述LMR报文，所述LM回复侧接收的LM报文为所述LMM报文。
优选的，所述LM发起侧的FPGA以预设周期发送LM报文至所述LM回复侧，并接收解析从所述LM回复侧发送的LM报文，具体包括：
当所述LM发起侧的FPGA的所述LMM报文的LMM数据准备完毕时，所述LM发起侧的CPU获取LMM数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第一值写入第一计数戳；
当所述LM发起侧的FPGA接收到所述LM回复侧发出的LMR报文的LMR数据时，所述LM发起侧的CPU获取所述LMR数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第四值写入第四计数戳进行打戳。
优选的，当所述LM发起侧的FPGA的所述LMM报文的LMM数据准备完毕时，还包括：
所述LM发起侧的FPGA向所述LM发起侧的CPU发送数据准备完毕标识，所述LM发起侧的CPU对所述第一计数戳进行打戳，当所述第一计数戳打戳完毕时，所述LM发起侧的CPU清除所述数据准备完毕标识并向所述LM发起侧的FPGA发送LMM报文发送使能，所述LM发起侧的FPGA发送所述LMM报文至LM回复侧，当所述LMM报文发送完毕后，清除所述LMM报文发送使能。
优选的，当所述LM发起侧的FPGA接收并解析完毕从所述LM回复侧发出的LMR报文的LMR数据时，还包括：
所述LM发起侧的FPGA向所述LM发起侧的CPU发送数据解析完毕标识，所述LM发起侧的CPU对所述第四计数戳进行打戳，当所述第四计数戳打戳完毕时，所述LM发起侧的CPU清除所述数据解析完毕标识。
优选的，所述LM发起侧的FPGA以预设周期发送LM报文至所述LM回复侧，并接收解析从所述LM回复侧发送的LM报文，还包括：
当所述LM回复侧的FPGA接收到所述LM发起侧发出的LMM报文的LMM数据时，所述LM回复侧的CPU获取所述LMM数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第二值写入第二计数戳进行打戳；
当所述LM回复侧的FPGA准备好所述LMR报文的LMR数据时，所述LM回复侧的CPU获取所述LMR数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第三值写入所述第三计数戳进行打戳。
优选的，当所述LM回复侧的FPGA接收并解析完毕从所述LM发起侧发出的LMM报文的LMM数据时，还包括：
所述LM回复侧的FPGA向所述LM回复侧的CPU发送数据解析完毕标识，所述LM回复侧的CPU对所述第二计数戳进行打戳，当所述第二计数戳打戳完毕时，所述LM回复侧的CPU清除所述数据解析完毕标识并向所述LM回复侧的FPGA发送LMR报文回复使能，所述LM回复侧的FPGA根据所述LMM报文准备所述LMR报文的LMR数据，当所述LMR报文的LMR数据准备完毕后，清除所述LMR报文回复使能。
优选的，当所述LM回复侧的FPGA的所述LMR报文的LMR数据准备完毕时，还包括：
所述LM回复侧的FPGA向所述LM回复侧的CPU发送数据准备完毕标识，所述LM回复侧的CPU对所述第三计数戳进行打戳，当所述第三计数戳打戳完毕时，所述LM回复侧的CPU清除所述数据准备完毕标识并向所述LM回复侧的FPGA发送LMR报文发送使能，所述LM回复侧的FPGA发送所述LMM报文至LM发起侧，当所述LMR报文发送完毕后，清除所述LMM报文发送使能。
优选的，所述根据所述戳值进行LM丢包率的测量，具体包括：
所述LM发起侧的CPU从所述发起侧的FPGA接收的LMR报文中获取所述第一计数戳的戳值、所述第二计数戳的戳值、所述第三计数戳的戳值与所述第四计数戳的戳值，根据所述获取的戳值得出远端帧丢失率与近端帧丢失率从而得出LM丢包率。
第二方面，一种基于时序控制实现LM免流量测试的装置，包括至少一个处理器，以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述处理器执行，用于执行权利要求1-9任一所述的基于时序控制实现LM免流量测试的方法。
本发明采用FPGA发LM报文、CPU跟随发包流程并插入打戳的实现方案，既能保证LM发包间隔稳定低时延(CPU发报文带来的弊端)，同时完美兼容市面上所有驱动芯片的使用，避免某些芯片打戳功能不支持对OAM主动帧的计数。通过基于时序控制的CPU打戳方式，可以实现免流量场景下高精度的LM测量。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种基于时序控制实现LM免流量测试的方法的LM发起侧方法原理图；
图2是本发明实施例提供的一种基于时序控制实现LM免流量测试的方法的LM回复侧方法原理图；
图3是本发明实施例提供的一种基于时序控制实现LM免流量测试的方法的方法流程图；
图4是本发明实施例提供的一种基于时序控制实现LM免流量测试的方法的方法流程图；
图5是本发明实施例提供的一种基于时序控制实现LM免流量测试的方法的方法流程图；
图6是本发明实施例提供的一种基于时序控制实现LM免流量测试的方法的方法流程图；
图7是本发明实施例提供的一种基于时序控制实现LM免流量测试的方法的基于时序控制的CPU打戳实现流程图；
图8是本发明实施例提供的一种基于时序控制实现LM免流量测试的方法的基于时序控制的FPGA收发包实现流程图；
图9时本发明实施例提供的一种基于时序控制实现LM免流量测试的装置的装置示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，术语“内”、“外”、“纵向”、“横向”、“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不应当理解为对本发明的限制。
此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
实施例1:
本发明实施例1提供了一种基于时序控制实现LM免流量测试的方法，具体包括：
如图1-2所示，包括LM发起侧与LM回复侧，所述LM发起侧与LM回复侧均包括FPGA与CPU，方法包括：
所述LM发起侧的FPGA以预设周期发送LM报文至所述LM回复侧，并接收从所述LM回复侧发送的LM报文；
所述LM发起侧的CPU根据LM报文的发送与接收进行LM发起侧的打戳，所述LM回复侧的CPU根据LM报文的发送与接收进行LM回复侧的打戳，以便根据相应打戳的戳值进行LM发起侧和LM回复侧之间网络的LM丢包率的测量。
所述LM发起侧的FPGA发送LM报文至所述LM回复侧的FPGA，所述LM回复侧的FPGA接收到LM报文后发送LM报文至LM发起侧，所述LM发起侧的FPGA接收从所述LM回复侧发送的LM报文，并计算帧丢失率其中所述LM发起侧与LM回复侧在接收LM报文前与发送LM报文前均需要使用LM发起侧与LM回复侧的CPU进行打戳，根据所述戳值进行LM丢包率的测量，所述LM丢包率的测量需要进行近端帧丢失率的测量与远端帧丢失率的测量，所述近端帧丢失为与入口数据帧相关联的帧丢失，所述远端帧丢失为与出口数据帧相关联的帧丢失。
在现有技术中，LM报文发送常采用CPU或FPGA发包方案，报文接收转发由驱动芯片实现；一般会在数据发送侧或数据接收侧进行打戳处理，避免第三方模块插入戳值，影响测量精度；传统方法一般存在以下方法：
使用FPGA进行LM报文的发送与接收，驱动芯片在数据报文的接收侧进行打戳处理；
使用CPU进行LM报文的发送与接收，驱动芯片在数据报文的接收侧进行打戳处理；
使用CPU进行LM报文的发送与接收，CPU在数据报文的发送侧进行打戳处理；
使用FPGA进行LM报文的发送与接收，FPGA在数据报文的发送侧进行打戳处理；
对于所述芯片打戳方法，常见的几款主流驱动芯片对于主动OAM帧计数功能的支持情况各不相同：
其中arad驱动芯片不支持对于主动OAM帧计数功能；qumran驱动芯片在上行方向支持所有主动OAM帧计数功能，在下行方向主动OAM帧计数功能无法全部支持；VP(虚通道)通道驱动芯片在主动OAM帧计数功能中仅支持对CV报文的计数功能，APS帧不支持计数；VC(虚链路)通道驱动芯片不支持主动OAM帧计数功能中的下行方向计数；Q2C/J2C驱动芯片在主动OAM帧计数功能中的上行方向支持所有主动OAM帧计数，在主动OAM帧计数功能中的下行方向计数功能无法全部支持，只能对CV报文进行计数，APS帧不支持计数；
综上可知，对于市面上常见的几款主流芯片都存在一定的应用场景限制，无法对主动OAM帧计数功能完全支持；
对于使用CPU进行LM报文的发送与接收的方法，与使用FPGA进行LM报文的发送与接收的方法相比，使用CPU的发送报文间隔与回复报文间隔时间存在偏差，从而导致LM丢包率的测量出现误差；并且在OAM条目较多时，也会造成CPU的资源紧张；
对于使用FPGA进行LM报文的发送与接收的方法，FPGA在数据报文的发送侧进行打戳处理的方法，由于FPGA自身硬件无法对业务流进行计数统计，应用场景的普适性较差，当使用CPU来统计业务流，在FPGA传送的数据流中插入时间戳值的过程中，则容易出现额外的数据帧需要传送与/或接收的情况，测量精度无法保证。
因此采用FPGA发LM报文、CPU跟随发包流程并插入打戳的实现方案，既能保证LM发包间隔稳定低时延，解决了使用CPU发送报文所带来的弊端，同时由于驱动芯片仅用于在LM免流量测试中将从FPGA中发出的LM报文进行接收与转发，并不涉及需要支持主动OAM帧计数功能，因此本方法兼容市面上所有驱动芯片的使用，避免某些芯片打戳功能不支持对OAM主动帧的计数的情况；通过基于时序控制的CPU打戳方式，实现免流量场景下高精度的LM测量。
所述LM报文包括LMM报文与LMR报文，具体包括：
所述LM发起侧发送的LM报文为所述LMM报文，所述LM发起侧接收的LM报文为所述LMR报文；
所述LM回复侧发送的LM报文为所述LMR报文，所述LM回复侧接收的LM报文为所述LMM报文。
所述LMM报文为丢失测量消息报文，所述LMM报文为丢失测量回复报文；
所述LM发起侧以预设周期发送LMM报文，所述LM回复侧接收并解析所述LMM报文，所述LM回复侧接收并解析完毕所述LMM报文，所述LM回复侧发送所述LMR报文至所述LM发起侧。
所述预设周期为100ms或1s或者本领域技术人员根据具体场景自行设置，此处不应限制本发明的保护范围；所述LM发起侧以所述预设周期进行LMM帧的组装，从而进行LMM数据准备来发送LMM报文。
由于需要根据LM发起侧与LM回复侧对于LM报文的接收情况来得出LM丢包率，因此需要在LM报文发送或者接收时CPU跟进打戳，在一个发送与接收周期后根据戳值计算从而得到LM丢包率；因此本发明还涉及一下优选方法：
当所述LM发起侧的FPGA的所述LMM报文的LMM数据准备完毕时，所述LM发起侧的CPU获取LMM数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第一值写入第一计数戳；
如图3所示，为所述LM发起侧发送LMM报文的方法流程：
步骤301中，所述LM发起侧的CPU向所述LM发起侧的FPGA配置LM报文的参数包括发送使能、发送周期、测试tlv码型及类型、帧长度等参数中的一个或者多个，或者本领域技术人员根据具体情景自行设计写入参数的类型，此处不应限制本发明的保护范围；
步骤302中，所述LM发起侧的FPGA准备LMM报文的LMM数据后，所述LM发起侧的FPGA置位数据准备完毕标识，所述LM发起侧的FPGA向所述LM发起侧的CPU发送数据准备完毕标识；
步骤303中，所述LM发起侧的CPU对所述第一计数戳进行打戳，其中所述第一计数戳为计数戳TxFCf；
步骤304中，当所述第一计数戳打戳完毕时，所述LM发起侧的CPU清除所述数据准备完毕标识；
步骤305中，所述LM发起侧的CPU向所述LM发起侧的FPGA发送LMM报文发送使能；
步骤306中，所述LM发起侧的FPGA发送所述LMM报文，所述LMM报文经过所述驱动芯片转发至所述LM回复侧的FPGA；
步骤307中，清除所述LMM报文发送使能。
当所述LMM报文从所述LM发起侧发送至所述LM回复侧时，本发明还设计以下优选方法：
当所述LM发起侧的FPGA接收到所述LM回复侧发出的LMR报文的LMR数据时，所述LM发起侧的CPU获取所述LMR数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第四值写入第四计数戳进行打戳。
如图4所示，为所述LM回复侧接收LMM报文并回复LMR报文的方法流程：
步骤401中，所述LM回复侧的CPU向所述LM回复侧的FPGA配置LM报文的参数包括发送使能、发送周期、测试tlv码型及类型、帧长度等参数中的一个或者多个，或者本领域技术人员根据具体情景自行设计写入参数的类型，此处不应限制本发明的保护范围；
步骤402中，所述LM回复侧驱动芯片接收LMM报文，并发送至所述LM回复侧的FPGA进行解析，所述解析为根据对于CFM LM的VLAN或对于TPOAM LM的分组标签值匹配相对应的OAM条目号；
步骤403中，当所述LM回复侧的FPGA解析收到的LMM报文后，所述LM回复侧的FPGA置位数据解析完毕标识，所述LM回复侧的FPGA向所述LM回复侧的CPU发送数据解析完毕标识；
步骤404中，所述LM回复侧的CPU对所述第二计数戳进行打戳，其中所述第二计数戳为计数戳RxFCf；
步骤405中，所述LM回复侧的CPU清除所述数据解析完毕标识；
步骤406中，所述LM回复侧的CPU向所述LM回复侧的FPGA发送LMR报文回复使能；
步骤407中，所述LM回复侧的FPGA根据所述LMM报文准备所述LMR报文的LMR数据；
步骤408中，当所述LMR报文的LMR数据准备完毕后，清除所述LMR报文回复使能。
当所述LM回复侧的FPGA准备完毕所述LMR报文的LMR数据后，需要准备所述LMR报文并将所述LMR报文由所述LM回复侧发送至所述LM发起侧，因此，本发明还涉及以下优选方法：
当所述LM回复侧的FPGA接收到所述LM发起侧发出的LMM报文的LMM数据时，所述LM回复侧的CPU获取所述LMM数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第二值写入第二计数戳进行打戳；
如图5所示，所述LM回复侧准备所述LMR报文并发送至所述LM发起侧的方法流程如下：
步骤501中，所述LM回复侧的FPGA参照所述接收到的LMM报文组装LMR帧从而准备好所述LMR报文的LMR数据；
步骤502中，所述LM回复侧的FPGA置位数据准备完毕标识，所述LM回复侧的FPGA向所述LM回复侧的CPU发送数据准备完毕标识；
步骤503中，所述LM回复侧的CPU对所述第三计数戳进行打戳，其中所述第三计数戳为计数戳TxFCb；
步骤504中，当所述第三计数戳打戳完毕时，所述LM回复侧的CPU清除所述数据准备完毕标识；
步骤505中，所述LM回复侧的CPU发送LMR报文发送使能至所述LM回复侧的FPGA；
步骤506中，所述LM回复侧的FPGA发送所述LMR报文，所述LMR报文经过所述驱动芯片转发至所述LM发起侧的FPGA；
步骤507中，所述LM回复侧的FPGA清除所述LMR报文发送使能。
当所述LMR报文从所述LM回复侧发送至所述LM发起侧时，本发明还设计以下优选方法：
当所述LM回复侧的FPGA准备好所述LMR报文的LMR数据时，所述LM回复侧的CPU获取所述LMR数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第三值写入所述第三计数戳进行打戳；
如图6所示，所述LM回复侧解析所述LMR报文并进行LM丢包率测量的方法流程如下：
步骤601中，所述LM发起侧驱动芯片接收LMR报文，并发送至所述LM发起侧的FPGA并进行解析，所述解析为根据对于CFM LM的VLAN或对于TPOAM LM的分组标签值匹配相对应的OAM条目号；
步骤602中，当所述LM发起侧的FPGA解析收到的LMR报文后，所述LM发起侧的FPGA置位数据解析完毕标识，所述LM发起侧的FPGA向所述LM发起侧的CPU发送数据解析完毕标识；
步骤603中，所述LM发起侧的CPU对所述第四计数戳进行打戳，其中所述第四计数戳为计数戳RxFCb；
步骤604中，当所述第四计数戳打戳完毕时，所述LM发起侧的CPU清除所述数据解析完毕标识；
步骤606中，当所述第一计数戳、第二计数戳、第三计数戳与第四计数戳打戳完毕之后，获取所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值，根据所述戳值进行LM丢包率的测量，因此，本发明还涉及以下优选方法：
所述LM发起侧的CPU从所述发起侧的FPGA接收的LMR报文中获取所述第一计数戳的戳值、所述第二计数戳的戳值、所述第三计数戳的戳值与所述第四计数戳的戳值，根据所述获取的戳值得出远端帧丢失率与近端帧丢失率从而得出LM丢包率。
所述预设周期为100ms或1s或者本领域技术人员根据具体场景自行设置，此处不应限制本发明的保护范围；当所述第四计数戳打戳完毕时，所述LM发起侧的CPU清除所述数据解析完毕标识后，所述LM发起侧的CPU从所述发起侧的FPGA接收的LMR报文中获取所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值，进行远端帧丢失率与近端丢失率的计算，所述计算方法如下：
当前预设周期中所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值表示为TxFCf[tc]、RxFCf[tc]、TxFCb[tc]和RxFCl[tc]，所述tc为当前预设周期中LMR报文的接收时间；
当前预设周期的上一个预设周期前中所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值表示为TxFCf[tp]、RxFCf[tp]、TxFCb[tp]和RxFCl[tp]，所述tp为当前预设周期的上一个预设周期中LMR报文的接收时间。
帧丢失远端＝|TxFCf[tc]–TxFCf[tp]|–|RxFCf[tc]–RxFCf[tp]|
帧丢失近端＝|TxFCb[tc]–TxFCb[tp]|–|RxFCl[tc]–RxFCl[tp]|
实施例2:
本发明实施例2提供了一种基于时序控制实现LM免流量测试的方法，本实施例2相比实施例1从更为具体的情景来展现本方案中基于时序控制的CPU打戳的具体实现逻辑。
在本实施例中，所述预设周期为100ms；
如图7所示，所述CPU对于LM发起侧与LM回复侧的计数戳的打戳流程，将所述打戳流程分为发包方向的流程与收包方向的流程；
其中，所述发包方向的流程如下：
步骤701中，所述LM发起侧/LM回复侧的CPU读取LM发起侧/LM回复侧的FPGA的发包状态，检查所述LM发起侧/LM回复侧的FPGA中的LMM/LMR报文的LMM/LMR数据是否准备完毕，若准备完毕，所述LM发起侧/LM回复侧的CPU接收来自LM发起侧/LM回复侧的FPGA的数据准备完毕标识，跳转至步骤702；若未准备完毕，则跳转至步骤705，步骤705再跳转至步骤701；
步骤702中，所述LM发起侧/LM回复侧的CPU获取所述LMM/LMR数据对应的主动OAM帧并与业务流计数累计值相加，并将所述相加得到的值写入所述第一计数戳/第三计数戳进行打戳；
步骤703中，所述LM发起侧/LM回复侧的CPU清除所述数据准备完毕标识；
步骤704中，所述LM发起侧/LM回复侧的CPU发送LMM/LMR报文发送使能至所述LM发起侧/LM回复侧的FPGA；
步骤705中，线程sleep；跳转至步骤701。
其中，所述收包方向的流程如下：
步骤706中，所述LM发起侧/LM回复侧的CPU读取LM发起侧/LM回复侧的FPGA的收包状态，检查接收到的所述LM发起侧/LM回复侧的FPGA中的LMM/LMR报文的LMM/LMR数据是否解析完毕，若解析完毕，所述LM发起侧/LM回复侧的CPU接收来自LM发起侧/LM回复侧的FPGA的数据解析完毕标识，跳转至步骤707；若未解析完毕，则跳转至步骤712，步骤712再跳转至步骤706；
步骤707中，所述LM发起侧/LM回复侧的CPU获取所述LMM/LMR数据对应的主动OAM帧并与业务流计数累计值相加，并将所述相加得到的值写入所述第二计数戳/第四计数戳进行打戳；
步骤708中，所述LM发起侧/LM回复侧的CPU清除所述数据解析完毕标识；
步骤709中，所述LM发起侧/LM回复侧的CPU检查接收到的报文的报文类型是否为LMR报文；若接收到的报文的报文类型为LMR报文，则跳转至步骤711；若接收到的报文的报文类型不为LMR报文，则跳转至步骤710；
步骤710中，当接收到的报文的报文类型的不为LMR报文时，则说明为LM回复侧接收来自LM发起侧的LMM报文，则所述LM回复侧的CPU发送LMR报文回复使能至所述LM回复侧的FPGA，跳转至步骤712；
步骤711中，当接收到的报文的报文类型的为LMR报文时，则说明为LM发起侧接收来自LM回复侧的LMR报文，则根据所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值计算远端帧丢失率与近端丢失率，计算过程如下：
当前预设周期中所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值表示为TxFCf[tc]、RxFCf[tc]、TxFCb[tc]和RxFCl[tc]，所述tc为当前预设周期中LMR报文的接收时间；
当前预设周期的上一个预设周期前中所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值表示为TxFCf[tp]、RxFCf[tp]、TxFCb[tp]和RxFCl[tp]，所述tp为当前预设周期的上一个预设周期中LMR报文的接收时间。
帧丢失远端＝|TxFCf[tc]–TxFCf[tp]|–|RxFCf[tc]–RxFCf[tp]|
帧丢失近端＝|TxFCb[tc]–TxFCb[tp]|–|RxFCl[tc]–RxFCl[tp]|
步骤712中，线程sleep；跳转至步骤706。
实施例3:
本发明实施例3提供了一种基于时序控制实现LM免流量测试的方法，本实施例3相比实施例1从更为具体的情景来展现本方案中基于时序的FPGA发送与接收报文的具体实现逻辑；
如图8所示，为所述FPGA接收与发送报文的流程，将所述流程分为发包方向的流程与收包方向的流程；
其中，所述发包方向的流程如下：
步骤801中，对于所述LM发起侧的FPGA发包方向，所述LM发起侧的FPGA发包方向存在周期计数器，所述周期计数器累计计数，当所述周期计数值未达到发包周期时，不断累加，当所述周期计数器的计数值达到发包周期时，将所述周期计数器的计数值清零，然后重新计数；所述发包周期由本领域技术人员自行判断设计，此处不应限制本发明保护范围；
步骤802中，判断所述周期计数器是否达到发包周期，当所述周期计数器未达到发包周期时，跳转至步骤801；当所述周期计数器达到发包周期时，跳转至步骤803；
步骤803中，将所述周期计数器计数值清零；
步骤804中，所述LM发起侧的FPGA准备LMM报文的LMM数据；跳转至步骤805；
步骤805中，所述LM发起侧/LM回复侧的FPGA发送所述LMM/LMR数据准备完毕标识至所述LM发起侧/LM回复侧的CPU；
步骤806中，接受所述LM发起侧/LM回复侧的CPU对所述LM发起侧/LM回复侧的FPGA内的第一计数戳/第三计数戳进行打戳；
步骤807中，所述LM发起侧/LM回复侧的FPGA接收来自所述LM发起侧/LM回复侧的CPU发送的LMM/LMR报文发送使能；
步骤808中，所述LM发起侧/LM回复侧的FPGA发送LMM/LMR报文至所述LM发起侧/LM回复侧；
步骤809中，所述LM发起侧/LM回复侧的FPGA清除所述LMM/LMR报文发送使能；
步骤810中，如果为LM回复侧，跳转至步骤811；
步骤811中，所述LM回复侧FPGA发包方向检测LMR报文回复使能状态；
步骤812中，所述LM回复侧FPGA发包方向检测是否收到LMR报文回复使能，当所述LM回复侧FPGA发包方向未收到LMR报文回复使能，则跳转至步骤811；当所述LM回复侧FPGA发包方向收到LMR报文回复使能，则跳转至步骤813；
步骤813中，所述LM发起侧的FPGA准备LMM报文的LMM数据；跳转至步骤804，并继续步骤805至步骤810。
其中，所述收包方向的流程如下：
步骤814中，收包方向检测所述FPGA的收包状态；
步骤815中，检查LM发起侧/LM回复侧的FPGA的收包状态，判断是否有收包，接收到的所述LM发起侧/LM回复侧的FPGA中的LMM/LMR报文的LMM/LMR数据是否解析完毕，若解析完毕，跳转至步骤816；若未收包或解析失败，则跳转至步骤814；
步骤816中，所述LM发起侧/LM回复侧的FPGA发送所述LMM/LMR数据解析完毕标识至所述LM发起侧/LM回复侧的CPU；
步骤817中，接收所述LM发起侧/LM回复侧的CPU对所述LM发起侧/LM回复侧的FPGA内的第二计数戳/第四计数戳进行打戳；
步骤818中，判断所述LM发起侧/LM回复侧的FPGA接收到的报文类型是否为LMR报文；若接收到报文类型为LMR报文，则跳转至步骤822；若接收到报文类型不为LMR报文，则跳转至步骤819；
步骤819中，当接收到报文类型不为LMR报文时，说明为所述LM回复侧的FPGA接收到LMM报文，所述LM回复侧的FPGA接收来自所述LM回复侧的CPU发送的LMR报回复使能；
步骤820中，所述LM回复侧的FPGA根据接收到的LMM报文准备LMR报文的数据，进行LMR报文的回复；
步骤821中，所述LM回复侧的FPGA清除LMR报回复使能，跳转至步骤814；
步骤822中，当接收到报文类型为LMR报文时，说明为所述LM发起侧的FPGA接收到LMR报文，则获取所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值；
步骤823中，将所述第一计数戳、第二计数戳、第三计数戳与第四计数戳的戳值发送给CPU，然后跳转至步骤814；
实施例4:
如图9所示，是本发明实施例的基于时序控制实现LM免流量测试的装置的装置示意图。本实施例的基于时序控制实现LM免流量测试的装置包括一个或多个处理器91以及存储器92。其中，图9中以一个处理器91为例。
处理器91和存储器92可以通过总线或者其他方式连接，图9中以通过总线连接为例。
存储器92作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序和非易失性计算机可执行程序，如实施例1中的基于时序控制实现LM免流量测试的方法。处理器91通过运行存储在存储器92中的非易失性软件程序和指令，从而执行基于时序控制实现LM免流量测试的方法。
存储器92可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器92可选包括相对于处理器91远程设置的存储器，这些远程存储器可以通过网络连接至处理器91。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
所述程序指令/模块存储在所述存储器92中，当被所述一个或者多个处理器91执行时，执行上述实施例1中的基于时序控制实现LM免流量测试的方法，例如，执行以上描述的图1与图2所示的各个步骤。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于时序控制实现LM免流量测试的方法，其特征在于，包括LM发起侧与LM回复侧，所述LM发起侧与LM回复侧均包括FPGA与CPU，方法包括：
所述LM发起侧的FPGA以预设周期发送LM报文至所述LM回复侧，并接收从所述LM回复侧发送的LM报文；
所述LM发起侧的CPU根据LM报文的发送与接收进行LM发起侧的打戳，所述LM回复侧的CPU根据LM报文的发送与接收进行LM回复侧的打戳，以便根据相应打戳的戳值进行LM发起侧和LM回复侧之间网络的LM丢包率的测量。
2.根据权利要求1所述的基于时序控制实现LM免流量测试的方法，其特征在于，所述LM报文包括LMM报文与LMR报文，具体包括：
所述LM发起侧发送的LM报文为所述LMM报文，所述LM发起侧接收的LM报文为所述LMR报文；
所述LM回复侧发送的LM报文为所述LMR报文，所述LM回复侧接收的LM报文为所述LMM报文。
3.根据权利要求2所述的基于时序控制实现LM免流量测试的方法，其特征在于，所述LM发起侧的FPGA以预设周期发送LM报文至所述LM回复侧，并接收解析从所述LM回复侧发送的LM报文，具体包括：
当所述LM发起侧的FPGA的所述LMM报文的LMM数据准备完毕时，所述LM发起侧的CPU获取LMM数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第一值写入第一计数戳；
当所述LM发起侧的FPGA接收到所述LM回复侧发出的LMR报文的LMR数据时，所述LM发起侧的CPU获取所述LMR数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第四值写入第四计数戳进行打戳。
4.根据权利要求3所述的基于时序控制实现LM免流量测试的方法，其特征在于，当所述LM发起侧的FPGA的所述LMM报文的LMM数据准备完毕时，还包括：
所述LM发起侧的FPGA向所述LM发起侧的CPU发送数据准备完毕标识，所述LM发起侧的CPU对所述第一计数戳进行打戳，当所述第一计数戳打戳完毕时，所述LM发起侧的CPU清除所述数据准备完毕标识并向所述LM发起侧的FPGA发送LMM报文发送使能，所述LM发起侧的FPGA发送所述LMM报文至LM回复侧，当所述LMM报文发送完毕后，清除所述LMM报文发送使能。
5.根据权利要求3所述的基于时序控制实现LM免流量测试的方法，其特征在于，当所述LM发起侧的FPGA接收并解析完毕从所述LM回复侧发出的LMR报文的LMR数据时，还包括：
所述LM发起侧的FPGA向所述LM发起侧的CPU发送数据解析完毕标识，所述LM发起侧的CPU对所述第四计数戳进行打戳，当所述第四计数戳打戳完毕时，所述LM发起侧的CPU清除所述数据解析完毕标识。
6.根据权利要求3所述的基于时序控制实现LM免流量测试的方法，其特征在于，所述LM发起侧的FPGA以预设周期发送LM报文至所述LM回复侧，并接收解析从所述LM回复侧发送的LM报文，还包括：
当所述LM回复侧的FPGA接收到所述LM发起侧发出的LMM报文的LMM数据时，所述LM回复侧的CPU获取所述LMM数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第二值写入第二计数戳进行打戳；
当所述LM回复侧的FPGA准备好所述LMR报文的LMR数据时，所述LM回复侧的CPU获取所述LMR数据对应的主动OAM帧数并与业务流计数累计值相加，并将所述相加得到的第三值写入所述第三计数戳进行打戳。
7.根据权利要求6所述的基于时序控制实现LM免流量测试的方法，其特征在于，当所述LM回复侧的FPGA接收并解析完毕从所述LM发起侧发出的LMM报文的LMM数据时，还包括：
所述LM回复侧的FPGA向所述LM回复侧的CPU发送数据解析完毕标识，所述LM回复侧的CPU对所述第二计数戳进行打戳，当所述第二计数戳打戳完毕时，所述LM回复侧的CPU清除所述数据解析完毕标识并向所述LM回复侧的FPGA发送LMR报文回复使能，所述LM回复侧的FPGA根据所述LMM报文准备所述LMR报文的LMR数据，当所述LMR报文的LMR数据准备完毕后，清除所述LMR报文回复使能。
8.根据权利要求6所述的基于时序控制实现LM免流量测试的方法，其特征在于，当所述LM回复侧的FPGA的所述LMR报文的LMR数据准备完毕时，还包括：
所述LM回复侧的FPGA向所述LM回复侧的CPU发送数据准备完毕标识，所述LM回复侧的CPU对所述第三计数戳进行打戳，当所述第三计数戳打戳完毕时，所述LM回复侧的CPU清除所述数据准备完毕标识并向所述LM回复侧的FPGA发送LMR报文发送使能，所述LM回复侧的FPGA发送所述LMM报文至LM发起侧，当所述LMR报文发送完毕后，清除所述LMM报文发送使能。
9.根据权利要求5所述的基于时序控制实现LM免流量测试的方法，其特征在于，所述根据所述戳值进行LM丢包率的测量，具体包括：
所述LM发起侧的CPU从所述发起侧的FPGA接收的LMR报文中获取所述第一计数戳的戳值、所述第二计数戳的戳值、所述第三计数戳的戳值与所述第四计数戳的戳值，根据所述获取的戳值得出远端帧丢失率与近端帧丢失率从而得出LM丢包率。
10.一种基于时序控制实现LM免流量测试的装置，其特征在于，包括至少一个处理器，以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述处理器执行，用于执行权利要求1-9任一所述的基于时序控制实现LM免流量测试的方法。
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