CN114546709A - 内存校验单元、方法及芯片 - Google Patents

Abstract

本申请实施例提供了一种内存校验单元、方法及计算机存储介质，其中，内存校验单元包括：数据转换子单元，用于从总线接收向内存控制器传输的第一传输数据，并将所述第一传输数据转换为校验位宽数据，其中，所述校验位宽数据的位宽为所述总线位宽的一半；校验处理子单元，用于在每个校验位宽数据中，每隔一个字节插入位数与字节位数相同的校验数据，形成与所述总线位宽的位数相同的第二传输数据；向所述内存控制器发送所述第二传输数据。通过本申请实施例，无需增加额外的内存颗粒，也不影响内存架构，每8位即可实现SEC/DED的高数据安全等级。并且，实现简单，实现成本低。

Description

内存校验单元、方法及芯片

技术领域

本申请实施例涉及计算机技术领域，尤其涉及一种内存校验单元、方法及计算机存储介质。

背景技术

内存校验是一种为了避免外界对内存传输链路上的物理攻击，对向内存进行读写的数据进行校验的一种技术。内存校验常用的一种方案是ECC(Error-Correcting Code，纠错码)，ECC方案每次对256字节的数据进行操作，包含列校验和行校验。对每个待校验的bit位求异或，若结果为0，则表明含有偶数个1；若结果为1，则表明含有奇数个1。若数据存储和读写时的校验位不同，则表明发生错误或其它异常。

在实际应用中，基于ECC的实际存储形式，ECC方案可能有两种类型：side-bandECC(边带错误检查和纠正)和inline ECC(带内错误检查和纠正)。在side-band ECC中，ECC数据存储在单独的存储器如DRAM上；在inline ECC中，ECC数据与实际数据一起存储在同一个存储器如DRAM上。针对inline ECC类型，目前的实现方案中需要通过额外的内存主控支持，且设计复杂，限制了内存架构。

发明内容

有鉴于此，本申请实施例提供一种内存校验方案，以至少部分解决上述问题。

根据本申请实施例的第一方面，提供了一种内存校验单元，包括：数据转换子单元，用于从总线接收向内存控制器传输的第一传输数据，并将所述第一传输数据转换为校验位宽数据，其中，所述校验位宽数据的位宽为所述总线位宽的一半；校验处理子单元，用于在每个校验位宽数据中，每隔一个字节插入位数与字节位数相同的校验数据，形成与所述总线位宽的位数相同的第二传输数据；向所述内存控制器发送所述第二传输数据。

根据本申请实施例的第二方面，提供了一种内存校验方法，包括：从总线接收向内存控制器传输的第一传输数据，并将所述第一传输数据转换为校验位宽数据，其中，所述校验位宽数据的位宽为所述总线位宽的一半；在每个校验位宽数据中，每隔一个字节插入位数与字节位数相同的校验数据，形成与所述总线位宽的位数相同的第二传输数据；向所述内存控制器发送所述第二传输数据。

根据本申请实施例的第三方面，提供了一种芯片，至少包括：处理器、总线、内存、内存控制器、以及如第一方面所述的内存校验单元；其中：所述内存控制器，通过总线连接于所述处理器和所述内存之间；所述内存校验单元设置于所述内存控制器的接口处。

根据本申请实施例提供的内存校验方案，在内存控制器与总线之间设置内存校验单元，通过该内存校验单元进行相应的校验处理，如，在由总线向内存控制器方向传输数据时，通过数据转换子单元将该数据转换为位宽为总线位宽一半的校验位宽数据，进而通过校验处理子单元每间隔一个字节为位宽减半后的原数据即校验位宽数据增加校验数据，并重新形成符合总线位宽的数据再向内存控制器传输。由此，无需增加额外的内存颗粒，也不影响内存架构，每8位即可实现SEC(Single Error Correction，单错校正)/DED(DoubleData Detection，双错检测)的高数据安全等级。并且，实现简单，实现成本低。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请实施例中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1为适用本申请实施例的AMBA总线系统的示意图；

图2A为根据本申请实施例一的一种内存校验单元的结构框图；

图2B为图2A所示实施例中的一种内存校验单元的设置示意图；

图2C为图2A所示实施例中的一种校验数据形成示意图；

图2D为图2A所示实施例中的一种内存校验单元的工作流程图；

图3为根据本申请实施例二的一种内存校验方法的步骤流程图；

图4为根据本申请实施例三的一种芯片的结构示意图。

具体实施方式

为了使本领域的人员更好地理解本申请实施例中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请实施例一部分实施例，而不是全部的实施例。基于本申请实施例中的实施例，本领域普通技术人员所获得的所有其他实施例，都应当属于本申请实施例保护的范围。

下面结合本申请实施例附图进一步说明本申请实施例具体实现。

图1示出了一种适用本申请实施例的AMBA总线系统的示意图。

AMBA(Advanced Microcontroller Bus Architecture，高级微控制器总线结构)定义了一种高性能嵌入式微控制器的通信标准，其可以将RISC处理器集成在其他IP芯核和外设中，是有效连接IP芯核的“数字胶”，也是ARM复用策略的重要组件，是ARM内核与芯片上其他元件进行通信的接口。

一种示例性的AMBA总线系统如图1所示，其由一个高性能中枢总线(AMBA AHB或者AMBA ASB或者AMBA AXI)组成，能够支持外部存储器带宽，包括处理器、片上存储器和其他直接数据存取(DMA)设备等等，图中分别示意为：高性能ARM处理器、高性能AI加速器、DMA总线主机等，并且示出了支持片上存储器的高带宽外部存储器接口。这条总线为上述设备之间的数据传输提供高带宽接口。此外，该总线上还设置有桥接器，用于连接低带宽的APB，在APB上连接着大多数的系统外设，图中示意为：UART、Keypad、Timer和PIO。

实施例一

基于该总线系统，本申请实施例中的一种内存校验单元如图2A所示，其包括：数据转换子单元102和校验处理子单元104。

其中：

数据转换子单元102，用于从总线接收向内存控制器传输的第一传输数据，并将第一传输数据转换为校验位宽数据，其中，校验位宽数据的位宽为总线位宽的一半。

校验处理子单元104，用于在每个校验位宽数据中，每隔一个字节插入位数与字节位数相同的校验数据，形成与总线位宽的位数相同的第二传输数据；向内存控制器发送第二传输数据。

本实施例中，总线可以是高带宽总线，如AMBA总线中的AHB或ASB或AXI。由此，本实施例中的内存校验单元可支持AXI接口。AXI(Advanced eXtensible Interface)是一种面向高性能、高带宽、低延迟的片内总线，它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，也更加容易进行时序收敛，具有更加高效的数据传输速度和效率。在内存校验单元可支持AXI接口时，意味着其可有效适配AXI总线传输，具有较高的数据传输速度和效率。

内存控制器是控制内存并且负责内存与处理器之间数据交换的重要器件，其决定了计算机系统所能使用的最大内存容量、内存BANK数、内存类型和速度、内存颗粒数据深度和数据宽度等重要参数，从而起着决定计算机的内存性能的重要作用。本申请实施例中，在内存控制器之前设置内存校验单元，一种其设置位置的具体示例如图2B中所示。由图中可见，其介于内存控制器与总线之间，用于两者之间传输的数据的纠错与校验。

在一种可行方式中，本实施例的内存校验单元可设置于内存控制器接口，以使数据和校验位融合一起传输，不需要增加额外的内存颗粒，也不依赖于内存颗粒类型。并且，对内存控制器架构无任何影响。

当数据转换子单元102从总线上接收到向内存控制器传输的数据即第一传输数据时，将对该第一传输数据进行位宽转换，将第一传输数据转换为校验位宽的数据。在总线上传输的数据是以总线位宽为单位进行传输的，其中，具体的位宽数值由总线自身的类型决定，包括但不限于256位、128位、64位等。也即，如果总线位宽为128位，则可按照128位为单位分成多个数据传输，每个数据均为128位。相应地，本实施例中校验位宽数据的位宽为总线位宽的一半。例如，总线位宽为256位，则校验位宽为128位；总线位宽为128位，则校验位宽为64位；而若总线位宽为64位，则校验位宽为32位。本申请实施例的多个示例中，均以总线位宽为128位，校验位宽为64位为示例，但本领域技术人员应当明了，具体的位宽也同样适用于本申请实施例的方案。

基于此，本实施例的一种可行方式中，数据转换子单元102可以从总线接收向内存控制器传输的第一传输数据，并将第一传输数据以总线位宽为单位转换为对应位宽减半的校验位宽数据。假设，第一传输数据为128位的数据X，且数据转换子单元102会将数据X首先转换为两部分数据，如数据X1(原第0-63bit位)和数据X2(原第64-127bit位)。

进而，校验处理子单元104将基于转换后的校验位宽数据，针对其中的每个校验位宽数据，每隔一个字节插入位数与字节位数相同的校验数据，以形成与总线位宽的位数相同的第二传输数据。因每个字节占用8bit，也即，每隔8bit插入8bit的校验数据。示例性地，如图2C所示，图2C中上方为原始数据排列(第一传输数据)，由ADDR对应的示出了其第0-7字节，每个字节占用8bit，因此该部分原始数据示意为8字节64bit。图2C中间部分示意出了转换后的两部分校验位宽数据，可见，每部分都为4字节。进而，分别对这两部分数据进行校验数据插入处理，如图2C中所示，对于每一部分校验位宽数据，均每间隔一个字节插入一个校验码(8bit的校验数据，图中斜线块示意部分)。由此，每部分数据重新形成了8字节的、符合总线位宽的数据，将按照原始顺序向内存控制器发送，如图2C中下方所示。采用每个字节即每8位产生对应的8位校验数据的方式，可以有效提高数据传输的安等级。

此外，在本实施例的一种可行方式中，校验处理子单元104，还用于从内存控制器接收待通过总线进行传输的第三传输数据，第三传输数据中包括有效数据和校验数据，有效数据的位数与校验数据的位数相同，且有效数据和校验数据按照字节间隔设置；基于校验数据对第三传输数据进行校验；若校验通过，则提取第三传输数据中的有效数据并发送给数据转换子单元102；数据转换子单元102，还用于将提取出的有效数据按照总线位宽转换为第四传输数据，并发送给总线以进行传输。

本方式中，对于从内存控制器经由总线向目标设备如处理器等发送的数据，为向内存控制器发送过的、需要再次读回的数据。因此，内存控制器发送的、待通过总线传输的数据也为符合总线位宽且已进行过校验数据添加的数据。即，内存校验单元从总线接收并经过校验数据添加的数据。但需要说明的是，该数据可为在内存中存储的历史数据中的任一数据，不必需为最近一次向内存控制器发送的数据。

基于此，在内存校验单元的校验处理子单元104接收到从内存控制器发送来的数据即第三传输数据时，从中确定有效数据(实际需要传输的数据)和校验数据，进而，基于该校验数据和有效数据，对第三传输数据进行校验。

在一种可选方式中，该校验可以采用inline ECC校验的方式。例如，可以判断该再次读回的数据即第三传输数据中的校验数据是否与原始数据即第二传输数据中的校验数据是否一致。若一致，则校验通过；若不一致，则表明有错误产生。

一种上述内存校验单元的工作流程如图2D所示。由图2D中可见，在数据经由总线向内存控制器发送的数据发送阶段，先由数据转换子单元102将原始的128位的数据传输转换成64位数据的传输；校验处理子单元104针对64位数据，每8位原始数据产生对应的8位校验数据，并按照字节把对应的8位校验数据插入与8位原始数据相邻的地址，从而实现根据数据内容产生对应等量的校验数据，并插入相邻地址进行向下传输。

而在从内存控制器读取数据的数据接收阶段，内存校验单元在从内存控制器接收到完整数据后，每相邻8位数据进行校验及纠错，只返回完整数据中的有效数据给上游，如有错误传输发送，则会发起检错预警给系统。具体地，校验处理子单元104接收到内存控制器返回的128位数据后，会进行相邻8位数据的校验，并提取有效的64位数据返回给数据转换子单元102，由数据转换子单元102还原成原始的128位数据。

通过本实施例，在内存控制器与总线之间设置内存校验单元，通过该内存校验单元进行相应的校验处理，如，在由总线向内存控制器方向传输数据时，通过数据转换子单元将该数据转换为位宽为总线位宽一半的校验位宽数据，进而通过校验处理子单元每间隔一个字节为位宽减半后的原数据即校验位宽数据增加校验数据，并重新形成符合总线位宽的数据再向内存控制器传输。由此，无需增加额外的内存颗粒，也不影响内存架构，每8位即可实现SEC/DED的高数据安全等级。并且，实现简单，实现成本低。

实施例二

参照图3，示出了根据本申请实施例二的一种内存校验方法的步骤流程图。

本实施例的内存校验方法可通过前述内存校验单元实现，本实施例的内存校验方法包括以下步骤：

步骤S202：从总线接收向内存控制器传输的第一传输数据，并将第一传输数据转换为校验位宽数据。

本实施例的方案可用于AMBA总线协议的片上系统，尤其是其中的高带宽总线，包括但不限于AXI总线。

在内存校验单元接收到从总线上传输来的第一传输数据后，可将其转换为校验位宽数据，其中，校验位宽数据的位宽为总线位宽的一半。可选地，可将第一传输数据以总线位宽为单位转换为对应的校验位宽数据。

步骤S204：在每个校验位宽数据中，每隔一个字节插入位数与字节位数相同的校验数据，形成与总线位宽的位数相同的第二传输数据。

也即，在获得校验位宽数据后，针对每一校验位宽数据，以字节为单位，每隔一个字节插入一个字节的校验数据，形成原始数据与校验数据相邻设置、且位宽扩充后的第二传输数据。

需要说明的是，本申请实施例中对校验数据的具体生成方式不作限定。在一种可行方式中，可采用ECC校验码生成方式。

步骤S206：向内存控制器发送第二传输数据。

因插入校验数据后形成的第二传输数据的位宽又恢复至总线位宽，因此，可继续向内存控制器传输。

基于上述过程，实现为对从总线传输至内存控制器的数据的校验数据的添加处理，以保障数据传输安全。可选地，在此基础上，还可执行以下步骤：

步骤S208：从内存控制器接收待通过总线进行传输的第三传输数据。

其中，第三传输数据中包括有效数据(实际需传输的数据)和校验数据，有效数据的位数与校验数据的位数相同，且有效数据和校验数据按照字节间隔设置。如，该第三传输数据可以为历史的、通过内存校验单元处理并向内存控制器发送过的数据，如历史的第二传输数据中的某个数据等。

步骤S210：基于第三传输数据中的校验数据对第三传输数据进行校验。

在采用ECC校验方式时，本步骤中，基于校验数据对第三传输数据的校验即可采用ECC校验方式实现，其具体实现过程可参照相关技术描述，在此不再赘述。

步骤S212：若校验通过，则提取第三传输数据中的有效数据。

例如，若ECC校验通过，则从第三传输数据中提取出需要实际传输的那部分有效数据。若以128位数据为传输单位，则从中提取出64位有效数据。

而若ECC校验不通过，则可给出报错提示等处理。

步骤S214：将提取出的有效数据按照总线位宽转换为第四传输数据，并发送给总线以进行传输。

例如，将相邻的两部分64位数据再次合并至128位，以通过128位位宽的总线进行传输。

通过本实施例，在由总线向内存控制器方向传输数据时，将该数据转换为位宽为总线位宽一半的校验位宽数据，进而每间隔一个字节为位宽减半后的原数据即校验位宽数据增加校验数据，并重新形成符合总线位宽的数据再向内存控制器传输。由此，无需增加额外的内存颗粒，也不影响内存架构，每8位即可实现SEC/DED的高数据安全等级。并且，实现简单，实现成本低。

需要说明的是，本实施例中某些步骤的实现描述较为简要，其具体实现可参照前述实施例一中相关部分的描述即可。

实施例三

参照图4，示出了根据本申请实施例三的一种芯片的结构示意图。

本实施例中的芯片至少包括：处理器、总线、内存、内存控制器、以及前述实施例一中所述的内存校验单元；其中：内存控制器通过总线连接于处理器和内存之间；内存校验单元设置于内存控制器的接口处。

在一个具体示例中，如图4所示，该芯片基于AMAB总线结构，其除了包括如图1中所示的高性能中枢总线、处理器、片上存储器接口(高带宽外部存储器接口、用于接入片上存储器)、高性能AI加速器、DMA、桥接器和APB外，还包括前述实施例一中所描述的内核校验单元及内核控制器。

由图中可见，内核控制器连接于片上存储器接口(用于接入片上存储器)与处理器之间，而在该内核控制器之前还连接有本申请实施例所提供的内核校验单元。较优地，该内核校准单元设置于内核控制器接口处。

由此，本实施例的芯片中，总线与内核控制器之间的数据传输过程中，有效数据和校验数据融合在一起传输，无需因数据校验而增加额外的内存颗粒，其实现也与内存颗粒的类型无关，因此，也无需对芯片上其它的内存颗粒的类型进行限制，对内存控制器的架构无任何影响。并且，每隔8位有效数据产生8位的校验数据，因校验位数的增加，可实现等级更高的数据安全。

需要指出，根据实施的需要，可将本申请实施例中描述的各个部件/步骤拆分为更多部件/步骤，也可将两个或多个部件/步骤或者部件/步骤的部分操作组合成新的部件/步骤，以实现本申请实施例的目的。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及方法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请实施例的范围。

以上实施方式仅用于说明本申请实施例，而并非对本申请实施例的限制，有关技术领域的普通技术人员，在不脱离本申请实施例的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本申请实施例的范畴，本申请实施例的专利保护范围应由权利要求限定。

Claims (10)

1.一种内存校验单元，包括：

数据转换子单元，用于从总线接收向内存控制器传输的第一传输数据，并将所述第一传输数据转换为校验位宽数据，其中，所述校验位宽数据的位宽为所述总线位宽的一半；

校验处理子单元，用于在每个校验位宽数据中，每隔一个字节插入位数与字节位数相同的校验数据，形成与所述总线位宽的位数相同的第二传输数据；向所述内存控制器发送所述第二传输数据。

2.根据权利要求1所述的内存校验单元，其中，

所述校验处理子单元，还用于从所述内存控制器接收待通过所述总线进行传输的第三传输数据，所述第三传输数据中包括有效数据和校验数据，所述有效数据的位数与所述校验数据的位数相同，且所述有效数据和所述校验数据按照字节间隔设置；基于所述校验数据对所述第三传输数据进行校验；若校验通过，则提取所述第三传输数据中的有效数据并发送给所述数据转换子单元；

所述数据转换子单元，还用于将提取出的所述有效数据按照总线位宽转换为第四传输数据，并发送给所述总线以进行传输。

3.根据权利要求2所述的内存校验单元，其中，所述校验处理子单元基于所述校验数据对所述第三传输数据进行inli ne ECC校验。

4.根据权利要求1-3任一项所述的内存校验单元，其中，

所述数据转换子单元，用于从总线接收向内存控制器传输的第一传输数据，并将所述第一传输数据以总线位宽为单位转换为对应的校验位宽数据。

5.根据权利要求1-3任一项所述的内存校验单元，其中，所述内存校验单元设置于所述内存控制器的接口处。

6.根据权利要求1-3任一项所述的内存校验单元，其中，所述总线为符合AMBA协议的总线。

7.根据权利要求6所述的内存校验单元，其中，所述内存校验单元支持AXI接口。

8.一种内存校验方法，包括：

从总线接收向内存控制器传输的第一传输数据，并将所述第一传输数据转换为校验位宽数据，其中，所述校验位宽数据的位宽为所述总线位宽的一半；

在每个校验位宽数据中，每隔一个字节插入位数与字节位数相同的校验数据，形成与所述总线位宽的位数相同的第二传输数据；

向所述内存控制器发送所述第二传输数据。

9.根据权利要求8所述的方法，其中，所述方法还包括：

从所述内存控制器接收待通过所述总线进行传输的第三传输数据，所述第三传输数据中包括有效数据和校验数据，所述有效数据的位数与所述校验数据的位数相同，且所述有效数据和所述校验数据按照字节间隔设置；

基于所述校验数据对所述第三传输数据进行校验；

若校验通过，则提取所述第三传输数据中的有效数据；

将提取出的所述有效数据按照总线位宽转换为第四传输数据，并发送给所述总线以进行传输。

10.一种芯片，至少包括：处理器、总线、内存、内存控制器、以及如权利要求1-7中任一项所述的内存校验单元；

其中：

所述内存控制器，通过总线连接于所述处理器和所述内存之间；所述内存校验单元设置于所述内存控制器的接口处。

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