CN114546495A - 适用于risc-v架构处理器的地址属性检查的方法及系统 - Google Patents

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Abstract

本发明涉及一种适用于RISC‑V架构处理器的地址属性检查的方法及系统。本发明的方法包括如下步骤：步骤S1：PMA寄存器实现步骤，通过定义一组PMA寄存器，包括地址寄存器和控制寄存器，根据实现的需要，选择寄存器组的具体数目；步骤S2：进行PMA地址属性检查。经过本发明的PMA检查模块，可以对任意PA快速的进行检查并得到其地址属性。供处理器后续的地址访问等环节使用。

Description

适用于RISC-V架构处理器的地址属性检查的方法及系统
技术领域
本发明涉及RISC-V架构处理器技术领域，特别涉及一种适用于RISC-V架构处理器的地址属性检查的方法及系统。
背景技术
RISC-V(读作“RISC-FIVE”)是基于精简指令集计算(RISC)原理建立的开放指令集架构(ISA)，V表示为第五代RISC(精简指令集计算机)，表示此前已经四代RISC处理器原型芯片。
RISC-V架构秉承简单的设计哲学，能借助计算机体系结构经过多年的发展已经成为比较成熟的技术的优势，从轻上路。RISC-V基础指令集则有40多条，加上其他的模块化扩展指令总共几十条指令。
在处理器的设计中，为了约束不同地址区间的数据访问和存储的权限，需要给不同类型的地址区间定义不同的地址属性。在现有的RISC-V架构定义中，页表项里并没有记录地址的属性，所以需要设计额外的机制提供地址的属性。
因此，如何将上述问题加以解决，即为本领域技术人员的研究方向所在。
发明内容
发明所要解决的问题
本发明为了解决在现有的RISC-V架构定义中页表项里并没有记录地址的属性的问题，而提供一种适用于RISC-V架构处理器的地址属性检查的方法及系统。
用于解决问题的方案
为了达到上述目的，本发明提供一种适用于RISC-V架构处理器的地址属性检查的方法，包括如下步骤：
步骤S1：PMA寄存器实现步骤，通过定义一组PMA寄存器，包括地址寄存器和控制寄存器，根据实现的需要，选择寄存器组的具体数目；以及
步骤S2：进行PMA地址属性检查。
优选地，在步骤S1中，所述地址寄存器根据处理器支持的地址位宽来决定存储的地址位宽。
优选地，在步骤S1中，所述控制寄存器包括保留位，模式，共享属性和其他属性。
优选地，在步骤S1中，包含地址模式A[1:0]。
优选地，在步骤S1中，定义SH来代表地址区间的所述共享属性。
优选地，在步骤S1中，定义MemAttr代表地址区间的地址属性。
优选地，所述步骤S2包括如下子步骤：
步骤S21：进行PMA项x匹配检查，n个PMA项匹配检查模块并行工作，分别判断每个PMA的项是否与输入地址匹配；以及
步骤S22：执行地址属性结果选择模块。
优选地，所述步骤S21包括如下子步骤：
步骤S211：根据CFGn.A选择地址匹配的模式；
步骤S212：
若CFGn.A＝2’b00或2’b11，则此项结果为不匹配；
若CFGn.A＝2’b01，则判断地址PADDRn<＝PA<PADDRn+1，若是，则此项结果为匹配，否则，不匹配；
若CFGn.A＝2’b10：
根据PADDRn查询表1，获取匹配的地址范围，此处称为2xByte；
比较PA[m:x]和PADDRn[m:x]，若相等，则此项结果为匹配，否则不匹配。
优选地，所述步骤S22包括如下子步骤：
若0个PMA项匹配，则输出默认的SH和MemAttr属性；
若只有1个PMA项匹配，则输出对应的CFG寄存器的SH和MemAttr值；
若有多个entry匹配，则根据CFG0.P的配置情况，对结果的选择。
本发明还提供一种适用于RISC-V架构处理器的地址属性检查的系统，包括：
PMA寄存器实现单元，其用于PMA寄存器实现，通过定义一组PMA寄存器，包括地址寄存器和控制寄存器，根据实现的需要，选择寄存器组的具体数目；
PMA地址属性单元：进行PMA地址属性检查。
发明的效果
首先，本发明提供了一套地址属性检查的完整解决方案，包括寄存器定义，地址属性的定义，地址检查机制，地址属性选择等。经过本发明的PMA检查模块，可以对任意PA快速的进行检查并得到其地址属性。供处理器后续的地址访问等环节使用。
其次，本方案提供了两套地址区间的判断方法：区间定义法，和高位地址匹配法。软件可以根据实际划分的地址区间的特点随意进行选择和组合，增加了软件使用的灵活性。
第三，本方案设计简洁高效，地址比较，属性选择等需要的逻辑量很小，根据处理器实现频率高低，一般可以在1或2个周期内就输出结果，能够快速的为处理器后续流水线提供所需要的结果，减少流水线的停顿。
附图说明
图1是本发明的一种适用于RISC-V架构处理器的地址属性检查的方法流程图。
图2是本发明的PADDRn寄存器格式的示意图。
图3是本发明的CFGn寄存器格式的示意图。
图4是本发明的CFG0寄存器格式的示意图。
图5是本发明的检查模块输入输出信号示意图。
图6是本发明的PMA检查模块结构示意图。
具体实施方式
下面将结合本发明实施例中的图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。并且，在此处需要进一步强调的是，以下的具体实施例提供的优选的技术方案，各方案(实施例)之间是可以相互配合或结合使用的。
本发明的适用于RISC-V架构处理器的地址属性检查的方法是一种地址属性检查的机制和方法，通过输入物理地址(PA)，经过地址属性检查模块，就可以输出该地址相关的属性。
如图1所示，为本发明一种适用于RISC-V架构处理器的地址属性检查的方法流程图，本发明的适用于RISC-V架构处理器的地址属性检查的方法包括如下步骤：
步骤S1：PMA寄存器实现步骤，通过定义一组PMA寄存器，包括地址寄存器(PADDR0-PADDRn)和控制寄存器(CFG0-CFGn)，可以根据实现的需要，选择寄存器组的具体数目，包括但不局限于8、16、32等。
其中，地址寄存器(PADDRn)，PADDRn的具体格式如图2所示，可根据处理器支持的地址位宽来决定存储的地址位宽。例如，处理器支持44位PA，则地址寄存器PADDR0[43:0]可存储PA[43:0]，PADDR0[63:45]作为保留位。
控制寄存器(CFGn)的具体格式如图3所示，包括保留位(Reserved)，模式(A)，共享属性(SH)和其他属性(MemAttr)。
在本发明的步骤S1中，包含地址模式(A[1:0])：
(1)A＝2’b00，关闭m，这条PMA项(指PADDRn和CFGn)无效。
(2)A＝2’b01，区间定义法：相邻两个地址分别作为起始地址(PADDRn)和结束地址(PADDRn+1)，这段区间的属性(SH和MemAttr)则存储在CFGn中。
(3)A＝2’b10，高位地址匹配法：只要需要检测地址高位和PADDRn的高位是否相等，若相等，则认为地址匹配。根据地址最低位连续1的个数来判定需要匹配地址的范围。
具体实现方式如表1所示：
表1：PADDRn高位地址匹配范围列表
PADDRn 匹配的地址范围
yyy...yy01 2<sup>n</sup> Byte
yyy...y011 2<sup>n+1</sup>Byte
yyy...0111 2<sup>n+2</sup>Byte
.... ....
111...1111 2<sup>m+n-1</sup>Byte
n：可自定义，根据需要定义所支持的最小地址匹配范围的位宽。
m：PADDRn的有效地址位宽。
(4)A＝2’b11，保留。
在本发明的步骤S1中，定义的SH，代表地址区间的共享属性，包括：
(1)InnerShareable，代表数据可在SOC定义的Inner区间内多核共享。
(2)OuterShareable，代表数据可在SOC定义的Outer区间内多核共享。
(3)Non-Shareable，代表数据是不可共享的。
在本发明的步骤S1中，MemAttr代表地址区间的地址属性，具体包括：
(1)Device：设备区间,进一步可细分为：
nGnRnE
nGnRE
nGRE
GRE
G代表Gatherable，对几次不同byte的写数据是否可以合并一起写回。
R代表Reorder，对同一地址几次不同的访存操作，是否可以乱序发送。
E代表Early Ack，对同一地址的store操作，是否允许没有真正写回到存储器就提前返回握手信号。
n代表No，即不支持。例如：nG代表不支持数据合并，G代表支持数合并。
(2)Non-Cacheable：数据不能写回到Cache中
(3)Cacheable:数据可写回到Cache中，进一步又可以细分为：
a.可以Cacheable的范围：
InnerCacheable：数据可以存放到SOC定义的Inner Cache区间内的任何一级或多级Cache中。
OuterCacheable：数据可以存放到SOC定义的Outer Cache区间内的任何一级或多级Cache中。
b.写回方式
Write-Back:支持先写回到Cache，需要替换时，再替换到memory中。
Write-Through：写穿通，数据直接写回Cache和memory中
c.回填Cache的触发条件
Read-Allocate:读Cache缺失时，就回填Cache。
Write-Allocate:写Cache缺失时，就回填Cache。
在本发明的步骤S1中，CFG0的格式如图4所示，比其他CFGn多一个P[1:0]字段，P字段用于当一个PA同时匹配上多个PMA项区间时，结果的选择：
(1)P＝2’b00,结果输出默认值
(2)P＝2’b01,则选择项号低的地址区间对应的CFG中的结果
(3)P＝2’b10,则选择项号高的地址区间对应的CFG中的结果
(4)P＝2’b11,保留
步骤S2：进行PMA地址属性检查，如图5所示，PMA地址属性检查包括PMA检查模块，PMA检查模块输入信号有：PMA地址寄存器PADDR0-PADDRn和控制寄存器CFG0-CFGn的值和待检查的PA地址。PMA检查模块输出信号有：地址的属性SH和MemAttr。
如图6所示，为本发明PMA地址属性检查的结构示意图，本发明的步骤S2具体包括如下子步骤：
步骤S21：进行PMA项x匹配检查；
输入信号包括：待检查的物理地址PA，CFGn.A和PADDRn，PADDRn+1，输出结果是hitn,代表此PMA项地址是否与PA匹配。
在步骤S21中：n个PMA项匹配检查模块并行工作，分别判断每个PMA的项是否与输入地址匹配，具体包括以下步骤：
步骤S211：根据CFGn.A选择地址匹配的模式
步骤S212：若CFGn.A＝2’b00或2’b11，则此项结果为不匹配。
若CFGn.A＝2’b01，则判断地址PADDRn<＝PA<PADDRn+1，若是，则此项结果为匹配，否则，不匹配。
若CFGn.A＝2’b10：
首先，根据PADDRn查询表1，获取匹配的地址范围，此处称为2xByte；
然后，比较PA[m:x]和PADDRn[m:x]，若相等，则此项结果为匹配，否则不匹配。
步骤S22：执行地址属性结果选择模块，其包括如下子步骤：
(1)若0个PMA项匹配，则输出默认的SH和MemAttr属性，一般默认为：SH属性为：Non-Shareable和MemAttr属性为：Device-nGnRnE。
(2)若只有1个PMA项匹配，则输出对应的CFG寄存器的SH和MemAttr值。
(3)若有多个entry匹配，则可以根据CFG0.P的配置情况，对结果的选择。
本发明还提供一种适用于RISC-V架构处理器的地址属性检查的系统，包括：
PMA寄存器实现单元，其用于PMA寄存器实现，通过定义一组PMA寄存器，包括地址寄存器和控制寄存器，根据实现的需要，选择寄存器组的具体数目；
PMA地址属性单元：进行PMA地址属性检查。
现有技术没有公开文献提供对地址检查模块的设计方案，因而本发明填补了这个领域的空白。没有现有方案可对比。本发明的有益效果在于：
首先，本发明提供了一套地址属性检查的完整解决方案，包括寄存器定义，地址属性的定义，地址检查机制，地址属性选择等。经过本方案的PMA检查模块，可以对任意PA快速的进行检查并得到其地址属性。供处理器后续的地址访问等环节使用。
其次，本方案提供了两套地址区间的判断方法：区间定义法，和高位地址匹配法。软件可以根据实际划分的地址区间的特点随意进行选择和组合，增加了软件使用的灵活性。
第三，本发明设计简洁高效，地址比较，属性选择等需要的逻辑量很小，根据处理器实现频率高低，一般可以在1或2个周期内就输出结果，能够快速的为处理器后续流水线提供所需要的结果，减少流水线的停顿。
本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。
本领域普通技术人员可以理解：实施例中的装置中的模块可以按照实施例描述分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。

Claims (10)

1.一种适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，包括如下步骤：
步骤S1：PMA寄存器实现步骤，通过定义一组PMA寄存器，包括地址寄存器和控制寄存器，根据实现的需要，选择寄存器组的具体数目；以及
步骤S2：进行PMA地址属性检查。
2.根据权利要求1所述的适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，
在步骤S1中，所述地址寄存器根据处理器支持的地址位宽来决定存储的地址位宽。
3.根据权利要求1所述的适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，
在步骤S1中，所述控制寄存器包括保留位，模式，共享属性和其他属性。
4.根据权利要求1所述的适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，
在步骤S1中，包含地址模式A[1:0]。
5.根据权利要求3所述的适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，
在步骤S1中，定义SH来代表地址区间的所述共享属性。
6.根据权利要求3所述的适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，
在步骤S1中，定义MemAttr代表地址区间的地址属性。
7.根据权利要求1所述的适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，
所述步骤S2包括如下子步骤：
步骤S21：进行PMA项x匹配检查，n个PMA项匹配检查模块并行工作，分别判断每个PMA的项是否与输入地址匹配；以及
步骤S22：执行地址属性结果选择模块。
8.根据权利要求7所述的适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，
所述步骤S21包括如下子步骤：
步骤S211：根据CFGn.A选择地址匹配的模式；
步骤S212：
若CFGn.A＝2’b00或2’b11，则此项结果为不匹配；
若CFGn.A＝2’b01，则判断地址PADDRn<＝PA<PADDRn+1，若是，则此项结果为匹配，否则，不匹配；
若CFGn.A＝2’b10：
根据PADDRn查询表1，获取匹配的地址范围，此处称为2xByte；
比较PA[m:x]和PADDRn[m:x]，若相等，则此项结果为匹配，否则不匹配。
9.根据权利要求7所述的适用于RISC-V架构处理器的地址属性检查的方法，其特征在于，
所述步骤S22包括如下子步骤：
若0个PMA项匹配，则输出默认的SH和MemAttr属性；
若只有1个PMA项匹配，则输出对应的CFG寄存器的SH和MemAttr值；
若有多个entry匹配，则根据CFG0.P的配置情况，对结果的选择。
10.一种适用于RISC-V架构处理器的地址属性检查的系统，其特征在于，包括：
PMA寄存器实现单元，其用于PMA寄存器实现，通过定义一组PMA寄存器，包括地址寄存器和控制寄存器，根据实现的需要，选择寄存器组的具体数目；
PMA地址属性单元：进行PMA地址属性检查。
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