CN114528025B - 指令处理方法、装置、微控制器及可读存储介质 - Google Patents

指令处理方法、装置、微控制器及可读存储介质 Download PDF

Info

Publication number
CN114528025B
CN114528025B CN202210178622.8A CN202210178622A CN114528025B CN 114528025 B CN114528025 B CN 114528025B CN 202210178622 A CN202210178622 A CN 202210178622A CN 114528025 B CN114528025 B CN 114528025B
Authority
CN
China
Prior art keywords
instruction
branch
address
offset
branch instruction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210178622.8A
Other languages
English (en)
Other versions
CN114528025A (zh
Inventor
刘吉平
陈志豪
蒲智星
王翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Hangshun Chip Technology R&D Co Ltd
Original Assignee
Shenzhen Hangshun Chip Technology R&D Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Hangshun Chip Technology R&D Co Ltd filed Critical Shenzhen Hangshun Chip Technology R&D Co Ltd
Priority to CN202210178622.8A priority Critical patent/CN114528025B/zh
Publication of CN114528025A publication Critical patent/CN114528025A/zh
Application granted granted Critical
Publication of CN114528025B publication Critical patent/CN114528025B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
    • G06F9/3806—Instruction prefetching for branches, e.g. hedging, branch folding using address prediction, e.g. return stack, branch history buffer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Advance Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本申请涉及数据处理技术领域，提出了一种指令处理方法、装置、微控制器及介质，该方法包括：对从存储器中读取的指令进行解析；在解析指令为分支指令后，对指令的类型进行分类并计算其偏移量；根据指令的类型及其偏移量计算下一次预取地址；根据指令的类型及其下一次预取地址将指令写入至对应的缓存区后进行指令预取。本申请通过对指令进行解析和分类，根据指令的类型缓存至对应的缓存区中，并计算出下一次指令的取指地址，有效提高指令处理的效率，进一步提高系统性能，减少由于增加读延时导致系统性能方面的影响。

Description

指令处理方法、装置、微控制器及可读存储介质
技术领域
本申请涉及数据处理技术领域，具体涉及一种指令处理方法、装置、微控制器及可读存储介质。
背景技术
随着物联网、工业控制、汽车电子等对MCU需求量越来越大，以CORTEX-M系列处理器作为内核的MCU开始大量运用到上述各个领域中。作为微控制器，MCU更多追求的是低成本和低功耗，因此所使用的嵌入式FLASH或者其他非易失存储器的读写速度并不高，且都是低于内核的访问速度。当内核需要运行在较高时钟频率下的时候，就不得不对访问增加读延时，以达到能够正确访问存储器的目的。增加读延时后虽然能够保证正确访问存储器，但是降低了处理器的最大性能，因此需要增加Cache或者其他缓存等模块对存储器预取以降低这种增加读延时对性能的影响。但由于MCU更多需要的是低成本，不适合太大的Cache或其他缓存模块，就需要选择性的对指令进行缓存，从而提高系统效率。
在构思及实现本申请过程中，本申请的发明人发现至少存在如下问题：现有技术在遇到分支指令时停止预取，导致在复杂的软件中系统提升性能较小；另外，虽然目前已有方法对条件分支指令进行预测，但是在CORTEX-M系列处理器中，取指时序不会很宽裕，处理器在取指令、取数据或访问外设时，会存在一些没有访问存储器的时钟间隙，导致出现一两个空闲时钟，但是不足以完成两次取指令操作，当出现条件分支时就需要选择一个取指方向，一旦方向选择错误，处理器就需要等待当前错误的预取指令完成才能进行取指，导致降低系统效率的问题。
前面的叙述在于提供一般的背景信息，并不一定构成现有技术。
发明内容
针对上述技术问题，本申请提供一种指令处理方法、装置、微控制器及可读存储介质，通过对指令进行解析和分类，从而根据指令的类型缓存至对应的缓存区中，有效提高指令处理的效率，进一步提高系统性能。
为解决上述技术问题，本申请提供一种指令处理方法，包括如下步骤：
对从存储器中读取的指令进行解析；
在解析所述指令为分支指令后，对所述指令的类型进行分类并计算其偏移量；
根据所述指令的类型及其偏移量计算下一次预取地址；
根据所述指令的类型及其下一次预取地址将所述指令写入至对应的缓存区后进行指令预取。
可选地，在所述对从存储器中读取的指令进行解析之后，所述指令处理方法还包括：
若所述指令为无条件分支指令，则直接根据当前指令地址计算其偏移量。
可选地，所述在解析所述指令为分支指令后，对所述指令的类型进行分类并计算其偏移量，包括：
若所述指令为带链接分支指令，则将所述指令标记为链接分支指令，计算所述带链接分支指令的偏移量，并将下一指令缓存至链接分支指令缓存区；
若所述指令为条件分支指令，则在检测所述缓冲器中的数据量满足预设数量后，计算所述条件分支指令的偏移量。
可选地，所述若所述指令为带链接分支指令，则将所述指令标记为链接分支指令，计算所述带链接分支指令的偏移量，并将下一指令缓存至链接分支指令缓存区，包括：
若所述指令为带链接分支指令，则将所述指令标记为链接分支指令，并将下一指令缓存至链接分支指令缓存区，删除链接分支指令的标记；
若所述下一指令为分支指令，则对所述下一指令进行标记，在缓冲器命中所述下一指令后，计算所述带链接分支指令的偏移量，并删除所述下一指令的标记；
若所述下一指令不为分支指令，则所述带链接分支指令的偏移量为固定预设值。
可选地，所述根据所述指令的类型及其偏移量计算下一次预取地址，包括：
在检测缓冲器命中所述指令后，若在分支方向和顺序方向均未完成缓存，则检测从所述存储器中读取的指令的类型；
若所述指令的类型为无条件分支指令或带链接分支指令，则根据所述指令的地址及其偏移量计算所述指令的取指地址；
若所述指令的类型为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，根据所述指令的地址及其偏移量计算所述指令的取指地址；
若所述指令的类型为状态切换分支指令，则暂停所述指令的预取，直至处理器执行完已缓存的状态切换分支指令后，重新检测从所述存储器中读取的指令的类型；
若所述指令的类型不为条件分支指令且不为状态切换分支指令，则根据所述指令的当前指令地址和预设偏移量计算所述指令的取指地址。
可选地，所述若所述指令的类型为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，根据所述指令的地址及其偏移量计算所述指令的取指地址，包括：
若缓冲器中的顺序指令缓存区的数据量满足预设数量，则将所述条件分支指令写入至缓冲器中的顺序指令缓存区，将跳转后的目标指令写入至缓冲器中的分支指令缓存区；
对所述条件分支指令进行解析，得到对应的跳转信息及偏移量，将所述条件分支指令的后两个顺序指令缓存至所述顺序指令缓存区；
根据所述条件分支指令的跳转信息及偏移量计算对应的取指地址，将计算出取指地址的条件分支指令缓存至分支指令缓存区。
可选地，所述指令处理方法还包括：
当所述条件分支指令为前向跳转指令且其偏移量小于或等于顺序指令缓存区大小时，停止指令预取，直至所述缓冲器中的指令不再命中。
可选地，所述指令处理方法还包括：
若所述缓冲器未命中所述指令，确定所述指令的下一次预取地址为总线接口的取指地址。
可选地，所述根据所述指令的类型及其下一次预取地址将所述指令写入至对应的缓存区后进行指令预取，包括：
在检测缓冲器命中所述指令后，从所述存储器中预取所述指令；
若所述指令被标记为链接分支返回地址的指令，则根据所述下一次预取地址将所述指令缓存至链接分支指令缓存区中；
若所述指令为分支指令，则根据所述指令的偏移信息和地址，将计算出取指地址的指令缓存至分支指令缓存区中；
若所述指令为顺序指令，则根据所述下一次预取地址将所述指令缓存至顺序指令缓存区中。
可选地，在所述对从存储器中读取的指令进行解析之前，所述指令处理方法还包括：
获取处理器发起的指令访问请求；
检测缓冲器是否命中所述指令访问请求对应的指令；
若是，则在开启预取功能且缓冲器为未存满状态时，对从存储器中读取的指令进行解析；
若否，则直接从存储器中预取指令。
相应地，本申请还提供了一种指令处理装置，包括：
解析模块，用于对从存储器中读取的指令进行解析；
分类模块，用于在解析所述指令为分支指令后，对所述指令的类型进行分类并计算其偏移量；
计算模块，用于根据所述指令的类型及其偏移量计算下一次预取地址；
预取模块，用于根据所述指令的类型及其下一次预取地址将所述指令写入至对应的缓存区后进行指令预取。
本申请还提出了一种微控制器，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述任一项所述的指令处理方法的步骤。
本申请还提出了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项所述的指令处理方法的步骤。
实施本发明实施例，具有如下有益效果：
如上所述，本申请提供的一种指令处理方法、装置、微控制器及可读存储介质，所述方法包括：对从存储器中读取的指令进行解析；在解析指令为分支指令后，对所述指令的类型进行分类并计算其偏移量；根据指令的类型及其偏移量计算下一次预取地址；根据指令的类型及其下一次预取地址将所述指令写入至对应的缓存区后进行指令预取。本申请中的指令处理方法，通过对指令进行解析和分类，根据指令的类型缓存至对应的缓存区中，并计算出下一次指令的取指地址，解决了部分指令不能通过该指令计算地址的问题，提高了指令预取的准确率，降低了系统动态功耗，有效提高指令处理的效率，进一步提高系统性能，减少由于增加读延时导致系统性能方面的影响。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的指令处理方法的流程示意图；
图2是本申请实施例提供的计算偏移量的流程示意图；
图3是本申请实施例提供的计算预取地址的流程示意图；
图4是本申请实施例提供的缓存指令的流程示意图；
图5是本申请实施例提供的指令处理装置的结构示意图；
图6是本申请实施例提供的微控制器的结构示意图；
图7是本申请实施例提供的设备的结构示意框图。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，尽管在本文可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本文范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、步骤、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、步骤、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。本申请使用的术语“或”、“和/或”、“包括以下至少一个”等可被解释为包括性的，或意味着任一个或任何组合。例如，“包括以下至少一个：A、B、C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A和B和C”，再如，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A和B和C”。仅当元件、功能、步骤或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
应该理解的是，虽然本申请实施例中的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
取决于语境，如在此所使用的词语“如果”、“若”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。类似地，取决于语境，短语“如果确定”或“如果检测(陈述的条件或事件)”可以被解释成为“当确定时”或“响应于确定”或“当检测(陈述的条件或事件)时”或“响应于检测(陈述的条件或事件)”。
需要说明的是，在本文中，采用了诸如S1、S2等步骤代号，其目的是为了更清楚简要地表述相应内容，不构成顺序上的实质性限制，本领域技术人员在具体实施时，可能会先执行S2后执行S1等，但这些均应在本申请的保护范围之内。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
为了更好理解本申请实施例，以下为相关专业术语及其解释。
MCU：Micro Control Unit，微控制器；
Buffer：缓存，掉电易失存储器；
FLASH：一种非易失存储器；
分支指令：改变程序流程的指令；
读延时：读取非易失存储器时插入的一个或多个等待周期；
偏移量：当前指令地址和分支指令地址之间的距离；
预取：在处理器还没进行下一次取指令时，提前读取指令；
CPI：Clock cycle Per Instruction，表示每条计算机指令执行所需的时钟周期；
无条件分支指令：ARMv7指令集中B(no_condtion)；
条件分支指令：ARMv7指令集中B(condtion)、CBZ、CBNZ等；
链接分支指令：ARMv7指令集中BLX/BL；
状态切换指令：ARMv7指令集中BX；
顺序指令：非分支指令，按顺序执行。
首先介绍本申请可以提供的应用场景，如提供一种指令处理方法、装置、微控制器及可读存储介质，能够通过对指令进行解析和分类，根据指令的类型缓存至对应的缓存区中，并计算出下一次指令的取指地址，有效提高指令处理的效率，进一步提高系统性能，减少由于增加读延时导致系统性能方面的影响。
请参阅图1，图1是本申请实施例提供的指令处理方法的流程示意图。该指令处理方法具体可以包括：
S1、对从存储器中读取的指令进行解析。
具体的，对于S1步骤，主要通过对从存储器读回的指令进行解析，该存储器可以包括FLASH或非易失存储器等。
S2、在解析指令为分支指令后，对指令的类型进行分类并计算其偏移量。
可选地，在一些实施例中，如图2所示，S2步骤具体可以包括：
S21、若指令为带链接分支指令，则将指令标记为链接分支指令，计算带链接分支指令的偏移量，并将下一指令缓存至链接分支指令缓存区；
S22、若指令为状态切换指令，则在命中状态切换分支后，停止预取；在链接分支指令缓存区查看是否命中状态切换分支指令的跳转地址，若命中则根据指令解析流程开始对命中指令开始处理，若未命中对当前地址指令开始处理；
S23、若指令为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，计算条件分支指令的偏移量。
可选地，在一些实施例中，S21步骤具体可以包括：
若指令为带链接分支指令，则将指令标记为链接分支指令，并将下一指令缓存至链接分支指令缓存区，删除链接分支指令的标记；
若下一指令为分支指令，则对下一指令进行标记，在缓冲器命中下一指令后，计算带链接分支指令的偏移量，并删除下一指令的标记；
若下一指令不为分支指令，则带链接分支指令的偏移量为固定预设值。
可选地，在一些实施例中，在对从存储器中读取的指令进行解析之后，该指令处理方法具体还可以包括：
若指令为无条件分支指令，则直接根据当前指令地址计算其偏移量。
具体的，对于S2步骤，在解析从存储器读取的指令为分支指令后，需要对指令的类型进行分类识别后计算其对应的偏移量。如果识别到读取的指令为无条件分支指令，则直接从该指令获取偏移量进行计算。如果识别到读取的指令为带链接分支指令，则需要标记当前读取的指令为链接分支指令，并将下一指令缓存至链接分支指令缓存区后，清除链接分支指令的标记；若识别到缓存至链接分支指令缓存区的下一指令为一个分支指令(即该指令包含下一个返回地址)，则需要对该分支指令进行标记，在缓冲器命中链接分支指令缓存区的下一指令后，计算带链接分支指令的偏移量后，删除该下一指令的标记；若识别到缓存至链接分支指令缓存区的下一指令不为分支指令(顺序指令)，则在缓冲器命中链接分支指令缓存区的下一指令后，确定其偏移量为预设值。如果识别到读取的指令为状态切换分支指令，则需要暂停预取，判断是否命中链接分支指令缓存区，若是，则该指令的下一次预取地址为链接分支指令缓存区的地址加上预设偏移量；若否，则停止预取，直至处理器开始下一次取指令动作。如果识别到读取的指令为条件分支指令，则需要检查顺序指令缓存区的数据量是否满足设定的数据量(两个预取方向的前提条件，包括分支方向和顺序方向)，例如，根据Cortex-M系列处理器的特征，针对于Cortex-m0这种取指令和取数据为同一总线的处理器，当读延时为n时，顺序指令缓存区中的数据量应该大于等于(n+1)/2，当n为偶数时，应该为(n+2)/2。针对于Cortex-m3等取指令和取数据为不同总线的处理器，当读延时为n时，顺序指令缓存区中的数据量应该大于等于n+1。
如果不满足，则需停止预取；如果满足，则从该指令中解析偏移量，然后后续预取指取后面两个顺序地址指令和计算出的地址指令。如果识别到读取的指令不为条件分支指令，则表示当前指令为顺序指令，按照指令地址递增的方式预取指令。
需要说明的是，在S2步骤中对从存储器中读取的指令进行类型分类时，既可以按照上述识别顺序对指令进行顺序分类，例如先判断是否为无条件分支指令，再判断是否为链接分支指令，接着判断是否为状态切换分支指令，最后判断是否为条件分支指令；也可对读取的指令同时进行各个类型的识别，在此并不作唯一限定，可根据实际需求进行设置。
S3、根据指令的类型及其偏移量计算下一次预取地址。
可选地，在一些实施例中，如图3所示，S3步骤具体可以包括：
S31、在检测缓冲器命中指令后，若在分支方向和顺序分支方向均未完成缓存，则检测从存储器中读取的指令的类型；
S32、若指令的类型为无条件分支指令或带链接分支指令，则根据指令的地址及其偏移量计算指令的取指地址；
S33、若指令的类型为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，根据指令的跳转信息及其偏移量计算指令的取指地址；
S34、若指令的类型为状态切换分支指令，则暂停指令的预取，直至处理器执行完已缓存的状态切换分支指令后，重新检测从存储器中读取的指令的类型；
S35、若指令的类型不为条件分支指令且不为状态切换分支指令，则根据指令的当前指令地址和预设偏移量计算指令的取指地址。
可选地，在一些实施例中，S33步骤具体可以包括：
若缓冲器中的顺序指令缓存区的数据量满足预设数量，则将条件分支指令写入至缓冲器中的顺序指令缓存区，将跳转后的目标指令写入至缓冲器中的分支指令缓存区；
对条件分支指令进行解析，得到对应的跳转信息及偏移量，将条件分支指令的后两个顺序指令缓存至顺序指令缓存区；
根据条件分支指令的跳转信息及偏移量计算对应的取指地址，将计算出取指地址的条件分支指令缓存至分支指令缓存区。
可选地，在一些实施例中，S33步骤具体还可以包括：
当条件分支指令为前向跳转指令且其偏移量小于或等于顺序指令缓存区大小时，停止指令预取，直至所述缓冲器中的指令不再命中。
具体的，针对短小的循环程序，关于条件分支还有一个处理方式，当条件分支为一个前向跳转，并且偏移量小于等于顺序缓存区大小时，应该停止预取；直到缓冲器中的指令不再命中，从而避免对同一块存储区重复取指。
可选地，在一些实施例中，上述指令处理方法具体还可以包括：
若缓冲器未命中指令，确定指令的下一次预取地址为总线接口的取指地址。
具体的，对于S3步骤，首先检查所有的缓存区有没有命中，如果有命中其中一个缓存区，并且条件分支方向和顺序缓存方向均完成缓存，则暂停预取，直至总线或处理器命中一个方向，如果未完成任一方向的缓存，则检测缓冲器是否命中指令后，在命中指令后根据指令的类型及其偏移量计算下一次预取地址。如果识别到从存储器获取的指令为无条件分支或者带链接分支指令，则解析该指令是否为前向跳转，若是，则该指令的取指地址为当前指令地址减去偏移量，若否，则该指令的取指地址为当前指令地址加上偏移量；如果识别到从存储器获取的指令为条件分支指令，则需要查看顺序指令缓存区中的数据量是否满足预设数据要求，如果不满足就暂停预取，直至处理器执行完条件分支指令后重新检测检测缓冲器是否命中指令，判断条件分支方向和顺序方向是否均完成缓存后重新预取指令；如果满足预设数据要求，且条件分支之后的两个顺序指令已经缓存到顺序指令缓存区，则解析该指令是否为前向跳转，从而根据跳转信息及其偏移量计算对应的下一次取指地址；如果识别到从存储器获取的指令为状态切换分支指令，则暂停预取，直至处理器执行完状态切换分支指令；如果识别到从存储器获取的指令不为状态切换分支指令，则该指令的取指地址为当前指令地址加上预设偏移量。通过对指令进行解析和对分支指令进行分类，根据分支指令的分类缓存到不同类型的缓存区中，并计算出下一次指令的地址，例如将带链接分支指令的后一个顺序指令或当前指令缓存到链接分支指令缓存区，以提供子程序返回地址。本实例在解析出条件分支之后，是否进行分支方向和顺序方向两个方向上的预取，取决于顺序指令缓存区中的数据量和读延时之间的动态关系，根据Cortex-M系列处理器的特征，针对于Cortex-m0这种取指令和取数据为同一总线的处理器，当读延时为n时，顺序指令缓存区中的数据量应该大于等于(n+1)/2，当n为偶数时，应该为(n+2)/2。针对于Cortex-m3等取指令和取数据为不同总线的处理器，当读延时为n时，顺序指令缓存区中的数据量应该大于等于n+1。当前条件分支缓存完成之后，在顺序指令缓存区数据量满足的情况下，先预取条件分支之后的两个顺序方向指令，最后预取分支方向指令，当指令都预取完毕就暂停取指，直到处理器命中一个方向，从命中方向开始预取。
另外，当缓冲器未命中指令，则确定该指令的下一次预取地址为总线接口或处理器的指令地址。
需要说明的是，在S3步骤中对解析的指令进行类型分类和取指地址计算时，既可以按照上述识别顺序对指令进行顺序分类后计算其取指地址，例如先判断是否为无条件分支指令或者带链接分支指令，再判断是否为条件分支指令，最后判断是否为状态切换分支指令；也可对解析的指令同时进行各个类型的分类和取指地址的计算，在此并不作唯一限定，可根据实际情况进行设置。
在具体的实施例中，在S3步骤之前具体还可以包括：在复位释放之后，判断总线或处理器是否有访问，若是，则执行S3步骤；若否，则判断存储器是否空闲且顺序指令缓存区为未存满状态，若是，则预取指令进行解析，识别指令的类型并计算其取指地址，若否，则返回上一步判断总线或处理器是否有访问。
S4、根据指令的类型及其下一次预取地址将指令写入至对应的缓存区后进行指令预取。
可选地，在一些实施例中，如图4所示，S4步骤具体可以包括：
S41、在检测缓冲器命中指令后，从存储器中预取指令；
S42、若指令被标记为链接分支返回地址的指令，则根据下一次预取地址将指令缓存至链接分支指令缓存区中；
S43、若指令为分支指令，则根据所述指令的偏移信息和地址，将计算出取指地址的指令缓存至分支指令缓存区中；
S44、若指令为顺序指令，则根据下一次预取地址将指令缓存至顺序指令缓存区中。
具体的，对于S4步骤，首先检查缓冲器所有的缓存区是否命中指令，在命中指令后，从存储区中预取指令；判断预取指令是否标记为链接分支返回地址的指令，若是，则根据下一次预取地址将该指令缓存至链接分支指令缓存区，若否，则判断当前指令是否为无条件分支指令；在判断为无条件分支指令后将计算出的跳转指令缓存到分支指令缓存区；在判断不为无条件分支指令后，则判断是否为链接分支指令，若是，则根据下一次预取地址将该指令缓存至分支指令缓存区；若否，则判断是否为条件分支指令；在判断为条件分支指令后，将该指令缓存到顺序指令缓存区，由该指令计算出的跳转指令缓存到分支指令缓存区，若不为条件分支指令，则将该指令缓存至顺序指令缓存区。若指令为状态切换指令，则将该指令缓存至顺序指令缓存区中，在命中状态切换分支后，停止预取；在链接分支指令缓存区查看是否命中状态切换分支指令的跳转地址，若命中则根据指令解析流程开始对命中指令开始处理，若未命中对当前地址指令开始处理。
需要说明的是，在S4步骤中对预取的指令进行类型的识别后缓存至对应缓存区时，既可以按照上述识别顺序进行识别后缓存，首先判断是否带链接分支指令，接着判断是否为无条件分支指令，其次判断是否为链接分支指令，再判断是否为条件分支指令，然后判断是否为状态切换分支指令，最后判断是否为顺序指令，即上述顺序为判断是否为带链接分支指令再到条件分支指令最后到顺序指令；也可以对预取的指令同时进行各个类型的识别后进行缓存，而无需按照顺序进行识别，在此并不作唯一限定，可根据实际情况进行设置。
在具体的实施例中，在S4步骤之前具体还可以包括：在复位释放之后，判断总线或处理器是否有访问，若是，则执行S4步骤；若否，则判断存储器是否空闲且顺序指令缓存区为未存满状态，若是，则预取指令，根据指令的类型及其取指地址进行缓存，若否，则返回上一步判断总线或处理器是否有访问。另外，当S4步骤中检测缓冲器未命中指令，则清空顺序指令缓存区，返回判断总线或处理器是否有访问步骤。
可选地，在一些实施例中，在对从存储器中读取的指令进行解析之前，该指令处理方法具体还可以包括：
获取处理器发起的指令访问请求；
检测缓冲器是否命中指令访问请求对应的指令；
若是，则在开启预取功能且缓冲器为未存满状态时，对从存储器中读取的指令进行解析；
若否，则直接从存储器中预取指令。
具体的，在S1步骤之前，还可以包括首先获取处理器发起的指令访问请求，从而检测缓冲器是否命中该指令访问请求对应的指令。
在具体的实施例中，当总线或处理器发起指令访问时，获取对应的指令访问请求，检测当前缓冲器是否命中该指令访问请求对应的指令，若否，则直接从非易失存储器读取指令；在检测当前缓冲器命中该指令访问请求对应的指令后，判断是否已开启预取功能且缓冲器为为存满状态，若否，则返回总线发起指令访问请求步骤；在判断已开启预取功能且缓冲器为为存满状态后，对从存储器读取的指令进行解析，并判断是否为可计算指令；若否，则返回总线发起指令访问请求步骤；在判断为可计算指令后，计算指令的预取地址，并根据预取地址从非易失存储器读取指令，并更新缓冲器状态。
在具体的实施例中，以Cortex-M系列处理器执行本实施提供的指令处理方法为例，没有执行分支指令(即按顺序指令执行)时，与现有技术相同，都是按指令地址递增的方式预取指令。当执行分支指令时，会对指令进行解析，根据ARMv7指令集区分该分支指令的类型。有些分支指令是可以计算偏移量的，虽然还有一些分支指令无法计算偏移量，但是可以根据指令的特性去处理。在本实施例中所有的条件判断转移指令都按条件分支去处理。根据不同分支指令和缓冲器状态对下一次预取地址做出调整；从而保证预取准确率，不出现错误预取和多余预取。无条件分支指令和带链接分支指令都可以从指令解析出偏移量，然后根据当前指令地址计算下一次的指令地址。条件分支从指令中无法判断是否满足条件跳转，需要进行两个方向的预取；为避免出现反作用效果,所以是否需要进行预取，需要根据缓存控制中顺序指令缓存区中的数据量决定。根据Cortex-M系列处理器的特征，针对于Cortex-m0这种取指密度比较低处理器，当读延时为n时，顺序指令缓存区中的数据量应该大于等于(n+1)/2，当n为偶数时，应该为(n+2)/2。即当读取FLASH的读延迟为7时，缓冲器的最小容量应该4。针对于Cortex-M3等取指密度较高的处理器，当读延时为n时，顺序指令缓存区中的数据量应该大于等于n+1。
当分支指令缓存区中已经缓存了一个条件分支并且顺序指令缓存区中也缓存了条件分支后两个指令时，此时预取应该暂停，直到总线或处理器地址命中条件分支或者顺序分支，才继续进行预取，从而为了避免在一个错误的取指方向上多次预取，增加额外的动态功耗。
状态切换分支无法计算偏移量，但是大多数的状态切换分支都和子程序调用有关系。根据Cortex-M系列处理器的特点，每一次取指之后，处理器会给出一个预取动作；当处理器计算出前一个指令为有效分支指令时，这个预取动作的指令就是一个无效指令。根据这个特点，当调用函数或者子程序时，只需要将这个预取动作的指令，也是函数或者子程序的返回地址，缓存把该指令缓存到链接分支缓存区里，等到该分支时，在链接分支缓存区查看是否命中即可。缓存返回地址时，还需要判断链接分支是高位指令完成跳转还是低位指令完成跳转。如果是高位指令完成跳转，缓存的返回地址为当前指令的下一个地址指令，否则返回地址就是当前地址指令。如果b指令缓存区深度足够，可以命中所有的返回地址，避免了取指带来的读延时并且降低了重复访问非易失存储器带来的功耗；所以链接分支缓存区的大小也取决子程序嵌套层数。
由上可知，本申请实施例提供的指令处理方法，包括：对从存储器中读取的指令进行解析；在解析指令为分支指令后，对指令的类型进行分类并计算其偏移量；在检测缓冲器命中指令后，根据指令的类型及其偏移量计算下一次预取地址；根据指令的类型及其下一次预取地址将指令写入至对应的缓存区后进行指令预取。可见，本申请实施例的指令处理方法，通过对指令进行解析和分类，根据指令的类型缓存至对应的缓存区中，并计算出下一次指令的取指地址，解决了部分指令不能通过该指令计算地址的问题，提高了指令预取的准确率，降低了系统动态功耗，有效提高指令处理的效率，进一步提高系统性能，减少由于增加读延时导致系统性能方面的影响。
相应的，本申请还提供一种指令处理装置，请参阅图5，图5是本申请提供的指令处理装置的结构示意图，具体可以包括解析模块100、分类模块200、计算模块300和预取模块400。
其中，解析模块100，用于对从存储器中读取的指令进行解析。
分类模块200，用于在解析指令为分支指令后，对指令的类型进行分类并计算其偏移量。
可选地，在一些实施例中，分类模块200具体还可以包括：
第一分类单元，用于若指令为带链接分支指令，则将指令标记为链接分支指令，计算带链接分支指令的偏移量，并将下一指令缓存至链接分支指令缓存区；
第二分类单元，用于若指令为状态切换指令，则将该指令缓存至顺序指令缓存区中，在命中状态切换分支后，停止预取；在链接分支指令缓存区查看是否命中状态切换分支指令的跳转地址，若命中则根据指令解析流程开始对命中指令开始处理，若未命中对当前地址指令开始处理；
第三分类单元，用于若指令为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，计算条件分支指令的偏移量。
第四分类单元，用于若指令为无条件分支指令，则直接根据当前指令地址计算其偏移量。
计算模块300，用于根据指令的类型及其偏移量计算下一次预取地址。
可选地，在一些实施例中，计算模块300具体还可以包括：
第一检测单元，用于在检测缓冲器命中指令后，若在分支方向和顺序方向均未完成缓存，则检测从存储器中读取的指令的类型；
第二检测单元，用于若指令的类型为无条件分支指令或带链接分支指令，则根据指令的地址及其偏移量计算指令的取指地址；
第三检测单元，用于若指令的类型为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，根据指令的跳转信息及其偏移量计算指令的取指地址；
第四检测单元，用于若指令的类型为状态切换分支指令，则暂停指令的预取，直至处理器执行完已缓存的状态切换分支指令后，重新检测从存储器中读取的指令的类型；
第五检测单元，用于若指令的类型不为条件分支指令且不为状态切换分支指令，则根据指令的当前指令地址和预设偏移量计算指令的取指地址。
预取模块400，用于根据指令的类型及其下一次预取地址将指令写入至对应的缓存区后进行指令预取。
可选地，在一些实施例中，预取模块400具体还可以包括：
第一预取单元，用于在检测缓冲器命中指令后，从存储器中预取指令；
第二预取单元，用于若指令被标记为链接分支返回地址的指令，则根据下一次预取地址将指令缓存至链接分支指令缓存区中；
第三预取单元，用于则根据指令的偏移信息和地址，将计算出取指地址的指令缓存至分支指令缓存区中；
第四预取单元，用于若指令为顺序指令，则根据下一次预取地址将指令缓存至顺序指令缓存区中。
可选地，在一些实施例中，上述指令处理装置具体还可以包括预处理模块，用于获取处理器发起的指令访问请求；检测缓冲器是否命中指令访问请求对应的指令；若是，则在开启预取功能且缓冲器为未存满状态时，对从存储器中读取的指令进行解析；若否，则直接从存储器中预取指令。
综上所述，本申请实施例提供的指令处理装置，解析模块100对从存储器中读取的指令进行解析；分类模块200在解析指令为分支指令后，对指令的类型进行分类并计算其偏移量；计算模块300根据指令的类型及其偏移量计算下一次预取地址；预取模块400根据指令的类型及其下一次预取地址将指令写入至对应的缓存区后进行指令预取。可见，本申请实施例的指令处理装置，通过对指令进行解析和分类，根据指令的类型缓存至对应的缓存区中，并计算出下一次指令的取指地址，解决了部分指令不能通过该指令计算地址的问题，提高了指令预取的准确率，降低了系统动态功耗，有效提高指令处理的效率，进一步提高系统性能，减少由于增加读延时导致系统性能方面的影响。
为了便于进一步理解本申请的指令处理方法，本申请实施例还提供一种指令处理系统，主要由指令解析模块、地址计算模块和缓存控制模块组成。其中，指令解析模块用于对FLASH读回的指令进行解析，判断是否为分支指令，如果是分支指令，则区分其分支类型并计算偏移量，并把判断结果和计算结果给到地址计算模块。地址计算模块用于计算下一次预取地址(当前指令地址±偏移量)和缓冲器是否命中，当命中缓冲器时，FLASH的取指地址选择计算出的地址；当未命中缓冲器时，FLASH的取指地址选择总线接口的取指地址。缓存控制模块用于在经过指令解析分类之后，根据不同的指令类型写入对应的缓存区中，当缓冲器未命中时，选择直接从FLASH读取数据；当缓冲器命中时，总线接口选择缓存区中对一个的指令。
其中，缓存控制模块包括顺序指令缓存区、分支指令缓存区和链接分支指令缓存区，将三个指令缓存区集成到一个缓冲器中。顺序指令缓存区用于缓存预取的顺序指令，它的大小根据面积成本和总线的延时周期决定。分支指令缓存区用于缓存预取的无条件分支、条件分支指令，它的大小根据面积成本决定。链接分支指令缓存区缓存的不是预取的带链接分支指令，而是这个带链接分支指令的返回地址，它是函数或者子程序的返回地址，具体返回的是当前地址还是他的下一个地址需要根据当前指令进行判断。
另外，顺序指令缓存区和分支指令缓存区采用FIFO的缓存方式，先进先出，能够方便在每次读出指令和缓存预取指令时进行动态更新，链接分支缓存区采取和处理器程序调度一样的采取压栈的方式，存储的指令先进后出。
需要说明的是，上述三个缓存区都有自己的读写指针；具体的，每次写入到顺序指令缓存区中的分支指令都会被标记，当命中标记时，缓冲器的读指针会随指令类型的不同从而到不同缓存区中进行读取。例如，当没有命中顺序指令缓存区中标记的分支指令时，缓冲器的读指针就等于顺序指令缓存区的读指针；例如，当没有命中顺序指令缓存区的标记的分支指令时，缓冲器的读指针就等于顺序指令缓存区的读指针；如果在顺序指令缓存区中命中的是一个链接分支指令，缓冲器的读指针就等于链接分支指令缓存区的读指针，然后等待总线取指令，不管有没有命中，读取一次返回到顺序指令缓存区，命中则根据链接分支指令缓存区中地址进行预取，未命中则根据总线地址进行取指；如果顺序指令缓存区命中的是一个其他分支指令，缓冲器的读指针就等于分支指令缓存区的读指针。如果一个条件分支指令为前向跳转指令，并且偏移量小于顺序指令缓存区的大小，此时会对顺序指令缓存区进行遍历，查看是否地址命中，如果命中则停止预取；否则根据顺序指令缓存区中的数据量进行顺序或分支预取。
以Cortex-M0系列的处理器为例，该系列的处理器需要运行在48Mhz的时钟频率下，但是使用的非易失存储器的支持的最大读取速度为40ns(25Mhz)，所以为了非易失存储器的正常使用，在处理器访问时就需要增加1个时钟周期的读延时。当读延时为1时，通过上述预取方式可以为处理器提供最佳的性能提升，从而在理想状况下可以做到无等待传输。在未使用预取方式的情况下，平均每3个时钟周期能执行2条16位指令，即CPI＝3/2＝1.5；在使用该预取装置的情况下，理想状况每1个时钟周期能执行1条16位指令，即CPI＝1，性能得到最大提升。在从非易失存储器读出指令进行解析时，如果不为分支指令则可以一致顺序预取直到顺序指令缓存区为存满状态；当指令为无条件分支指令时，则再预取一次顺序指令然后进行分支的预取；当指令为BL/BLX时，则缓存下一条指令到链接返回缓存区；当指令为BX时，则在链接返回缓存区中查看是否命中；当指令为条件分支指令时，则当顺序指令缓存区数据量大于等于1时，进行缓存顺序方向和分支方向的指令，直到顺序方向缓存两个指令，分支方向缓存一个指令后停止。在实际情况下，如果遇到条件分支指令时，顺序指令缓存区中数据量大于等于1，也能做到CPI＝1的执行效率；即使顺序指令缓存区中数据量不足1，也只会在当前条件分支指令等待一个时钟周期。综合下来，在使用该预取方式CPI接近1，极大的降低了处理器和非易失存储器之间的性能差距带来的影响。
本申请实施例中还提供一种微控制器，包括存储器10和处理器20，其结构示意图如图6所示。该存储器10存储有计算机程序，该处理器20执行计算机程序时上述的一种指令处理方法，包括：对从存储器中读取的指令进行解析；在解析指令为分支指令后，对指令的类型进行分类并计算其偏移量；根据指令的类型及其偏移量计算下一次预取地址；根据指令的类型及其下一次预取地址将指令写入至对应的缓存区后进行指令预取。
本申请实施例中还提供一种设备，该设备可以是服务器，其结构示意图如图7所示。该设备包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该设备设计的处理器用于提供计算和控制能力。该设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该设备的数据库用于储存指令处理方法等数据。该设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种指令处理方法。上述指令处理方法，包括：对从存储器中读取的指令进行解析；在解析指令为分支指令后，对指令的类型进行分类并计算其偏移量；根据指令的类型及其偏移量计算下一次预取地址；根据指令的类型及其下一次预取地址将指令写入至对应的缓存区后进行指令预取。
本申请一实施例还提供一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现一种指令处理方法，包括步骤：对从存储器中读取的指令进行解析；在解析指令为分支指令后，对指令的类型进行分类并计算其偏移量；根据指令的类型及其偏移量计算下一次预取地址；根据指令的类型及其下一次预取地址将指令写入至对应的缓存区后进行指令预取。
上述执行的指令处理方法，通过对指令进行解析和分类，根据指令的类型缓存至对应的缓存区中，并计算出下一次指令的取指地址，解决了部分指令不能通过该指令计算地址的问题，提高了指令预取的准确率，降低了系统动态功耗，有效提高指令处理的效率，进一步提高系统性能，减少由于增加读延时导致系统性能方面的影响。
可以理解，上述场景仅是作为示例，并不构成对于本申请实施例提供的技术方案的应用场景的限定，本申请的技术方案还可应用于其他场景。例如，本领域普通技术人员可知，随着系统架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。
本申请实施例设备中的单元可以根据实际需要进行合并、划分和删减。
在本申请中，对于相同或相似的术语概念、技术方案和/或应用场景描述，一般只在第一次出现时进行详细描述，后面再重复出现时，为了简洁，一般未再重复阐述，在理解本申请技术方案等内容时，对于在后未详细描述的相同或相似的术语概念、技术方案和/或应用场景描述等，可以参考其之前的相关详细描述。
在本申请中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
本申请技术方案的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本申请记载的范围。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在如上的一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，被控终端，或者网络设备等)执行本申请每个实施例的方法。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本申请实施例的流程或功能。计算机可以是通用计算机、专用计算机、计算机网络，或者其他可编程装置。计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。可用介质可以是磁性介质，(例如，软盘、存储盘、磁带)、光介质(例如，DVD)，或者半导体介质(例如固态存储盘Solid State Disk(SSD))等。
以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (12)

1.一种指令处理方法，其特征在于，包括如下步骤：
对从存储器中读取的指令进行解析；
在解析所述指令为分支指令后，对所述指令的类型进行分类并计算其偏移量，包括：若所述指令为带链接分支指令，则将所述指令标记为链接分支指令，计算所述带链接分支指令的偏移量，并将下一指令缓存至链接分支指令缓存区；若所述指令为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，计算所述条件分支指令的偏移量；
根据所述指令的类型及其偏移量计算下一次预取地址；
根据所述指令的类型及其下一次预取地址将所述指令写入至对应的缓存区后进行指令预取。
2.根据权利要求1所述的指令处理方法，其特征在于，在所述对从存储器中读取的指令进行解析之后，所述指令处理方法还包括：
若所述指令为无条件分支指令，则直接根据当前指令地址计算其偏移量。
3.根据权利要求1所述的指令处理方法，其特征在于，所述若所述指令为带链接分支指令，则将所述指令标记为链接分支指令，计算所述带链接分支指令的偏移量，并将下一指令缓存至链接分支指令缓存区，包括：
若所述指令为带链接分支指令，则将所述指令标记为链接分支指令，并将下一指令缓存至链接分支指令缓存区，删除链接分支指令的标记；
若所述下一指令为分支指令，则对所述下一指令进行标记，在缓冲器命中所述下一指令后，计算所述带链接分支指令的偏移量，并删除所述下一指令的标记；
若所述下一指令不为分支指令，则所述带链接分支指令的偏移量为固定预设值。
4.根据权利要求1所述的指令处理方法，其特征在于，所述根据所述指令的类型及其偏移量计算下一次预取地址，包括：
在检测缓冲器命中所述指令后，若在分支方向和顺序方向均未完成缓存，则检测从所述存储器中读取的指令的类型；
若所述指令的类型为无条件分支指令或带链接分支指令，则根据所述指令的地址及其偏移量计算所述指令的取指地址；
若所述指令的类型为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，根据所述指令的跳转信息及其偏移量计算所述指令的取指地址；
若所述指令的类型为状态切换分支指令，则暂停所述指令的预取，直至处理器执行完已缓存的状态切换分支指令后，重新检测从所述存储器中读取的指令的类型；
若所述指令的类型不为条件分支指令且不为状态切换分支指令，则根据所述指令的当前指令地址和预设偏移量计算所述指令的取指地址。
5.根据权利要求4所述的指令处理方法，其特征在于，所述若所述指令的类型为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，根据所述指令的地址及其偏移量计算所述指令的取指地址，包括：
若缓冲器中的顺序指令缓存区的数据量满足预设数量，则将所述条件分支指令写入至缓冲器中的顺序指令缓存区，将跳转后的目标指令写入至缓冲器中的分支指令缓存区；
对所述条件分支指令进行解析，得到对应的跳转信息及偏移量，将所述条件分支指令的后两个顺序指令缓存至所述顺序指令缓存区；
根据所述条件分支指令的跳转信息及偏移量计算对应的取指地址，将计算出取指地址的条件分支指令缓存至分支指令缓存区。
6.根据权利要求5所述的指令处理方法，其特征在于，所述指令处理方法还包括：
当所述条件分支指令为前向跳转指令且其偏移量小于或等于顺序指令缓存区大小时，停止指令预取，直至所述缓冲器中的指令不再命中。
7.根据权利要求4所述的指令处理方法，其特征在于，所述指令处理方法还包括：
若所述缓冲器未命中所述指令，确定所述指令的下一次预取地址为总线接口的取指地址。
8.根据权利要求1所述的指令处理方法，其特征在于，所述根据所述指令的类型及其下一次预取地址将所述指令写入至对应的缓存区后进行指令预取，包括：
在检测缓冲器命中所述指令后，从所述存储器中预取所述指令；
若所述指令被标记为链接分支返回地址的指令，则根据所述下一次预取地址将所述指令缓存至链接分支指令缓存区中；
若所述指令为分支指令，则根据所述指令的偏移信息和地址，将计算出取指地址的指令缓存至分支指令缓存区中；
若所述指令为顺序指令，则根据所述下一次预取地址将所述指令缓存至顺序指令缓存区中。
9.根据权利要求1所述的指令处理方法，其特征在于，在所述对从存储器中读取的指令进行解析之前，所述指令处理方法还包括：
获取处理器发起的指令访问请求；
检测缓冲器是否命中所述指令访问请求对应的指令；
若是，则在开启预取功能且缓冲器为未存满状态时，对从存储器中读取的指令进行解析；
若否，则直接从存储器中预取指令。
10.一种指令处理装置，其特征在于，包括：
解析模块，用于对从存储器中读取的指令进行解析；
分类模块，用于在解析所述指令为分支指令后，对所述指令的类型进行分类并计算其偏移量，包括：若所述指令为带链接分支指令，则将所述指令标记为链接分支指令，计算所述带链接分支指令的偏移量，并将下一指令缓存至链接分支指令缓存区；若所述指令为条件分支指令，则在检测缓冲器中的数据量满足预设数量后，计算所述条件分支指令的偏移量；
计算模块，用于根据所述指令的类型及其偏移量计算下一次预取地址；
预取模块，用于根据所述指令的类型及其下一次预取地址将所述指令写入至对应的缓存区后进行指令预取。
11.一种微控制器，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至9中任一项所述的指令处理方法的步骤。
12.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至9中任一项所述的指令处理方法的步骤。
CN202210178622.8A 2022-02-25 2022-02-25 指令处理方法、装置、微控制器及可读存储介质 Active CN114528025B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210178622.8A CN114528025B (zh) 2022-02-25 2022-02-25 指令处理方法、装置、微控制器及可读存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210178622.8A CN114528025B (zh) 2022-02-25 2022-02-25 指令处理方法、装置、微控制器及可读存储介质

Publications (2)

Publication Number Publication Date
CN114528025A CN114528025A (zh) 2022-05-24
CN114528025B true CN114528025B (zh) 2022-11-15

Family

ID=81625078

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210178622.8A Active CN114528025B (zh) 2022-02-25 2022-02-25 指令处理方法、装置、微控制器及可读存储介质

Country Status (1)

Country Link
CN (1) CN114528025B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117389625B (zh) * 2023-12-11 2024-03-12 沐曦集成电路(南京)有限公司 基于主动中断指令的进程同步方法、系统、设备及介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105511838A (zh) * 2014-09-29 2016-04-20 上海兆芯集成电路有限公司 处理器及其执行方法
CN106990942A (zh) * 2011-06-29 2017-07-28 上海芯豪微电子有限公司 分支处理方法与系统
CN111771188A (zh) * 2018-03-16 2020-10-13 Arm有限公司 带链接分支指令的分支目标变体

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207173A (ja) * 2006-02-06 2007-08-16 Fujitsu Ltd 性能分析プログラム、性能分析方法、および性能分析装置
US7478228B2 (en) * 2006-08-31 2009-01-13 Qualcomm Incorporated Apparatus for generating return address predictions for implicit and explicit subroutine calls
CN101030975B (zh) * 2007-02-15 2010-05-26 重庆重邮信科通信技术有限公司 一种提高协议栈at指令响应速度的处理方法
JP5447774B2 (ja) * 2008-11-28 2014-03-19 インターナショナル・ビジネス・マシーンズ・コーポレーション プリフェッチ命令生成方法、コンパイラ、及びプログラム
CN102446087B (zh) * 2010-10-12 2014-02-26 无锡江南计算技术研究所 指令预取方法与预取装置
CN105426160B (zh) * 2015-11-10 2018-02-23 北京时代民芯科技有限公司 基于sprac v8指令集的指令分类多发射方法
CN105718241B (zh) * 2016-01-18 2018-03-13 北京时代民芯科技有限公司 一种基于sparc v8体系结构的分类式混合分支预测系统
GB2574270B (en) * 2018-06-01 2020-09-09 Advanced Risc Mach Ltd Speculation-restricted memory region type
US10684858B2 (en) * 2018-06-01 2020-06-16 Intel Corporation Indirect memory fetcher
CN110851182B (zh) * 2019-10-24 2021-12-03 珠海市杰理科技股份有限公司 指令获取方法、装置、计算机设备和存储介质
CN111400202A (zh) * 2020-03-13 2020-07-10 宁波中控微电子有限公司 应用于片上控制系统的寻址方法、模块及片上控制系统
CN113760366B (zh) * 2021-07-30 2024-02-09 浪潮电子信息产业股份有限公司 一种条件跳转指令的处理方法、系统及相关装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106990942A (zh) * 2011-06-29 2017-07-28 上海芯豪微电子有限公司 分支处理方法与系统
CN105511838A (zh) * 2014-09-29 2016-04-20 上海兆芯集成电路有限公司 处理器及其执行方法
CN111771188A (zh) * 2018-03-16 2020-10-13 Arm有限公司 带链接分支指令的分支目标变体

Also Published As

Publication number Publication date
CN114528025A (zh) 2022-05-24

Similar Documents

Publication Publication Date Title
US8291202B2 (en) Apparatus and methods for speculative interrupt vector prefetching
KR100974384B1 (ko) 분기 명령들을 예측하기 위한 방법 및 장치
KR101081662B1 (ko) 비순차적 명령 어드레스들을 프리패치하기 위한 방법 및 장치
JP4027620B2 (ja) 分岐予測装置、プロセッサ、及び分岐予測方法
US10884739B2 (en) Systems and methods for load canceling in a processor that is connected to an external interconnect fabric
JP5579694B2 (ja) 復帰スタックを管理する方法および装置
US20030200396A1 (en) Scheme for reordering instructions via an instruction caching mechanism
US7447883B2 (en) Allocation of branch target cache resources in dependence upon program instructions within an instruction queue
CN104978284A (zh) 处理器子程序高速缓冲存储器
US20080140996A1 (en) Apparatus and methods for low-complexity instruction prefetch system
JP2019526873A (ja) 分岐ターゲットバッファの圧縮
CN114528025B (zh) 指令处理方法、装置、微控制器及可读存储介质
US8250344B2 (en) Methods and apparatus for dynamic prediction by software
WO2018059337A1 (zh) 数据处理装置和方法
CN112925632B (zh) 处理方法及装置、处理器、电子设备及存储介质
US20040225866A1 (en) Branch prediction in a data processing system
CN108874691B (zh) 数据预取方法和内存控制器
CN116048627B (zh) 指令缓冲方法、装置、处理器、电子设备及可读存储介质
CN110851182A (zh) 指令获取方法、装置、计算机设备和存储介质
US20160011889A1 (en) Simulation method and storage medium
JP5068552B2 (ja) プリフェッチ方法、及びキャッシュ機構用ユニット
US10025717B1 (en) Multi-dimensional prefetching
US7343481B2 (en) Branch prediction in a data processing system utilizing a cache of previous static predictions
CN117311814A (zh) 取指单元、指令读取方法及芯片
US20070239939A1 (en) Apparatus for Performing Stream Prefetch within a Multiprocessor System

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant