CN114521251A - 多层存储器的灵活配给 - Google Patents

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Abstract

一种具有可实施多层存储器的灵活配给的存储器芯片串的系统。在一些实例中，所述系统可包含存储器的存储器芯片串中的第一存储器芯片、所述串中的第二存储器芯片，以及所述串中的第三存储器芯片。所述第一存储器芯片可直接接线到所述第二存储器芯片且可经配置以直接与所述第二存储器芯片交互。所述第二存储器芯片可直接接线到所述第三存储器芯片且可经配置以直接与所述第三存储器芯片交互。作为实施多层存储器的所述灵活配给的部分，所述第一存储器芯片可包含用于所述第二存储器芯片的高速缓存，且所述第二存储器芯片可包含用于所述第三存储器芯片的缓冲器。

Description

多层存储器的灵活配给
相关申请案
本申请案要求2019年9月17日提交且标题为“多层存储器的灵活配给(FLEXIBLEPROVISIONING OF MULTI-TIER MEMORY)”的第16/573,791号美国专利申请案的优先权，所述美国专利申请案的全部公开内容以引用的方式由此并入本文中。
技术领域
本文公开的至少一些实施例涉及具有存储器芯片串的多层存储器的灵活配给。
背景技术
计算系统的存储器可为阶层式的。在计算机架构中经常称为存储器阶层的存储器阶层可基于某些因数将计算机存储器划分为阶层，所述因数例如为响应时间、复杂性、容量、持久性和存储器带宽。此类因数可为相关的，且可经常是进一步强调存储器阶层的有用性的折衷。
大体来说，存储器阶层影响计算机系统中的性能。使存储器带宽和速度优先于其它因数可需要考虑存储器阶层的限制，例如响应时间、复杂性、容量和持久性。为了管理此类优先化，可组合不同类型的存储器芯片以平衡更快的芯片与更可靠或更经济的芯片等等。各种芯片中的每一个可视为存储器阶层的部分。并且例如为了减少较快芯片上的时延，存储器芯片组合中的其它芯片可通过填充缓冲器，且接着发送用于激活芯片之间的数据传送的信令来进行响应。
存储器阶层可由具有不同类型的存储器单元的芯片构成。举例来说，存储器单元可为动态随机存取存储器(DRAM)单元。DRAM是在存储器单元中存储每一数据位的一类随机存取半导体存储器，所述存储器单元通常包含电容器和金属氧化物半导体场效应晶体管(MOSFET)。电容器可经充电或放电，表示位的两个值“0”和“1”。在DRAM中，电容器上的电荷泄漏，因此DRAM需要外部存储器刷新电路，所述外部存储器刷新电路通过恢复每电容器的原始电荷来周期性地重写电容器中的数据。另一方面，对于静态随机存取存储器(SRAM)单元，不需要刷新特征。并且，DRAM被视为易失性存储器，因为其当移除电力时快速地失去其数据。这不同于快闪存储器和其它类型的非易失性存储器，例如其中数据存储更持久的非易失性随机存取存储器(NVRAM)。
一类NVRAM是3D XPoint存储器。对于3D XPoint存储器，存储器单元与可堆叠交叉网格化数据存取阵列结合基于体电阻的改变而存储位。3D XPoint存储器可比DRAM更经济，但与快闪存储器相比较不经济。
快闪存储器是另一类型的非易失性存储器。快闪存储器的优点是可经电学擦除和重新编程。快闪存储器被视为具有两个主要类型：NAND型快闪存储器和NOR型快闪存储器，其依照可实施快闪存储器的存储器单元的NAND和NOR逻辑门来命名。快闪存储器单元展现与对应的门的内部特性类似的内部特性。NAND型快闪存储器包含NAND门。NOR型快闪存储器包含NOR门。NAND型快闪存储器可按可小于整个装置的块来写入和读取。NOR型快闪存储器准许将单个字节独立地写入到经擦除位置或被读取。由于NAND型快闪存储器的优点，此类存储器已经常用于存储卡、USB快闪驱动器和固态驱动器。然而，一般来说使用快闪存储器的主要折衷在于其与例如DRAM和NVRAM等其它类型的存储器相比仅能够在特定块中进行相对较小数目的写入循环。
附图说明
根据下文提供的具体实施方式和本公开的各种实施例的附图将更加充分地理解本公开。
图1说明根据本公开的一些实施例的经配置以提供多层存储器的灵活配给的实例存储器系统。
图2说明根据本公开的一些实施例的经配置以提供多层存储器的灵活配给的实例存储器系统和处理器芯片。
图3说明根据本公开的一些实施例的经配置以提供多层存储器的灵活配给的实例存储器系统和存储器控制器芯片。
图4说明根据本公开的一些实施例的经配置以提供具有各自包含多个存储器芯片的层的多层存储器的灵活配给的实例存储器系统。
图5说明根据本公开的一些实施例的实例计算装置的实例部分。
具体实施方式
本公开的至少一些方面大体来说是针对多层存储器的灵活配给，且更具体地说是针对三层存储器的灵活配给。
并且，本公开的至少一些方面是针对用以形成用于处理器芯片或芯片上系统(SoC)的存储器的存储器芯片串的灵活配给。从接线到存储器的处理器芯片或SoC的角度，存储器的存储器芯片串表现为并无不同于单存储器芯片实施方案；然而，通过灵活配给，实现使用存储器芯片串的益处。举例来说，通过灵活配给，可实现使用具有存储器阶层的存储器芯片串的益处。
处理器芯片或SoC可直接接线到串中的第一存储器芯片，且可与第一存储器芯片交互而无需感知所述串中在第一存储器芯片下游的存储器芯片。在存储器中，第一存储器芯片可直接接线到第二存储器芯片且可与第二存储器芯片交互，使得处理器芯片或SoC获得第一和第二存储器芯片串的益处而无需感知第二存储器芯片。并且，第二存储器芯片可直接接线到第三存储器芯片等等，使得处理器芯片或SoC获得多个存储器芯片的串的益处而无需感知第一存储器芯片下游的多个存储器芯片且与其交互。并且，在一些实施例中，串中的每一芯片感知所述串中的紧邻上游芯片和下游芯片且与其交互，而无需感知所述串中的更上游或下游的芯片。
在一些实施例中，串中的第一存储器芯片可为DRAM芯片。在串中紧邻于第一芯片下游的第二存储器芯片可为NVRAM芯片(例如，3D XPoint存储器芯片)。在串中紧邻于第二芯片下游的第三存储器芯片可为快闪存储器芯片(例如，NAND型快闪存储器芯片)。并且，举例来说，所述串可为DRAM到DRAM到NVRAM、或DRAM到NVRAM到NVRAM、或DRAM到快闪存储器到快闪存储器；但DRAM到NVRAM到快闪存储器可针对灵活地配给存储器芯片串作为多层存储器提供更有效的解决方案。并且，为了理解本文公开的存储器芯片串的灵活配给，实例将经常涉及存储器芯片的三芯片串；然而，应理解存储器芯片串可包含多于三个存储器芯片。
并且，出于本公开的目的，应理解DRAM、NVRAM、3D XPoint存储器和快闪存储器是用于个别存储器单元的技术，且用于本文所描述的存储器芯片中的任一个的存储器芯片可包含用于命令和地址解码的逻辑电路以及DRAM、NVRAM、3D XPoint存储器或快闪存储器的存储器单元阵列。举例来说，本文所描述的DRAM芯片包含用于命令和地址解码的逻辑电路以及DRAM的存储器单元阵列。并且，举例来说，本文所描述的NVRAM芯片包含用于命令和地址解码的逻辑电路以及NVRAM的存储器单元阵列。并且例如本文所描述的快闪存储器芯片包含用于命令和地址解码的逻辑电路以及快闪存储器的存储器单元阵列。
并且，用于本文所描述的存储器芯片中的任一个的存储器芯片可包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于代管所述高速缓存或缓冲存储器的芯片上的单元。举例来说，实施高速缓存或缓冲存储器的存储器单元可为SRAM的存储器单元。
存储器芯片串中的芯片中的每一个可经由布线连接到紧邻的下游和/或上游芯片，所述布线例如外围组件互连高速(PCIe)或串行高级技术附件(SATA)。存储器芯片串中的芯片之间的连接中的每一个可通过布线循序地连接，且所述连接可彼此分开。存储器芯片串中的每一芯片可包含一或多个引脚集合以用于连接到串中的上游芯片和/或下游芯片。在一些实施例中，存储器芯片串中的每一芯片可包含封闭于IC封装内的单个集成电路(IC)。在此类实施例中，IC封装可包含在封装的边界上的引脚的集合。
用于处理器芯片或SoC的存储器的存储器芯片串中的第一存储器芯片(例如，DRAM芯片)可包含可例如由处理器芯片或SoC配置为用于存储器芯片串中的第二存储器芯片(例如，NVRAM芯片)的高速缓存的部分。第一存储器芯片中的存储器单元的一部分可用作用于第二存储器芯片的高速缓存存储器。
用于处理器芯片或SoC的存储器的存储器芯片串中的第二存储器芯片可包含可例如直接由第一存储器芯片和间接由处理器芯片或SoC配置为用于存取存储器芯片串中的第三存储器芯片(例如，快闪存储器芯片)的缓冲器的部分。第二存储器芯片中的存储器单元的一部分可用作用于存取第三存储器芯片的缓冲器。并且，第二存储器芯片可包含可例如直接由第一存储器芯片和间接由处理器芯片或SoC配置为用于逻辑到物理地址映射的表(逻辑到物理表)或一般的逻辑到物理地址映射的部分。第二存储器芯片中的存储器单元的一部分可用于逻辑到物理地址映射。
用于处理器芯片或SoC的存储器的存储器芯片串中的第三存储器芯片可包含控制器，所述控制器可使用第二存储器芯片中的逻辑到物理地址映射来管理第三存储器芯片的转译层(例如，快闪转译层功能)。第三存储器芯片的转译层可包含逻辑到物理地址映射，例如第二存储器芯片中的逻辑到物理地址映射的副本或衍生物。
并且，在一些实施例中，连接到存储器的处理器芯片或SoC可通过将数据写入到第一存储器芯片中来配置第一存储器芯片中的高速缓存的位置和大小、第二存储器芯片中的缓冲器和逻辑到物理地址映射，以及第一芯片中的高速缓存策略参数(例如，透写对回写)。并且，处理器芯片或SoC的前述配置和设定可委托于第二数据处理芯片，使得此类任务从处理器芯片或SoC移除。举例来说，具有存储器芯片串的存储器可具有与处理器芯片或SoC分开的专用控制器，其经配置以提供和控制前述用于存储器的配置和设定。
大体来说，通过本文中所描述的提供多层存储器的灵活配给的技术，在芯片串中的某些存储器芯片上分配存储器单元的一部分作为高速缓存或缓冲器的灵活性是存储器芯片(例如，DRAM、NVRAM和快闪存储器芯片)如何经配置以使连接性为可工作的且灵活的。高速缓存和缓冲器操作允许具有不同大小和/或不同类型的下游存储器装置连接到上游装置，反之亦然。在某种意义上，存储器控制器的一些功能性实施于存储器芯片中以实现存储器芯片中的高速缓存和缓冲器的操作。
图1说明根据本公开的一些实施例的经配置以提供多层存储器的灵活配给的实例存储器系统100。存储器系统100包含存储器的存储器芯片串102中的第一存储器芯片104。存储器系统100还包含存储器芯片串102中的第二存储器芯片106和存储器芯片串中的第三存储器芯片108。
在图1中，第一存储器芯片104直接接线到第二存储器芯片106(例如，参见布线124)且经配置以直接与第二存储器芯片交互。并且，第二存储器芯片106直接接线到第三存储器芯片108(例如，参见布线126)且经配置以直接与第三存储器芯片交互。
并且，存储器芯片串102中的每一芯片可包含一或多个引脚集合以用于连接到串中的上游芯片和/或下游芯片(例如，参见引脚集合132、134、136和138)。在一些实施例中，存储器芯片串(例如，参见存储器芯片串102或图4中示出的存储器芯片群组的串402)中的每一芯片可包含封闭于IC封装内的单个IC。举例来说，引脚集合132是第一存储器芯片104的部分，且经由布线124和作为第二存储器芯片106的部分的引脚集合134将第一存储器芯片104连接到第二存储器芯片106。布线124连接两个引脚集合132和134。并且，举例来说，引脚集合136是第二存储器芯片106的部分，且经由布线126和作为第三存储器芯片108的部分的引脚集合138将第二存储器芯片106连接到第三存储器芯片108。布线126连接两个引脚集合136和138。
并且，如图所示，第一存储器芯片104包含用于第二存储器芯片106的高速缓存114。并且，第二存储器芯片106包含用于第三存储器芯片108的缓冲器116以及用于第三存储器芯片108的逻辑到物理映射118。
用于第二存储器芯片106的高速缓存114可由处理器芯片或存储器控制器芯片(例如，参见图2所示的处理器芯片202和图3所示的存储器控制器芯片302)配置。通过处理器或存储器控制器芯片将对应数据写入到第一存储器芯片中，第一存储器芯片104中的高速缓存114的位置和大小可由处理器芯片或存储器控制器芯片配置。并且，通过处理器或存储器控制器芯片将对应数据写入到第一存储器芯片中，第一存储器芯片104中的高速缓存114的高速缓存策略参数可由处理器或存储器控制器芯片配置。
用于第三存储器芯片108的缓冲器116可由处理器芯片或存储器控制器芯片(例如，参见图2所示的处理器芯片202和图3所示的存储器控制器芯片302)配置。通过处理器或存储器控制器芯片将对应数据写入到第二存储器芯片中，第二存储器芯片106中的缓冲器116的位置和大小可由处理器芯片或存储器控制器芯片例如间接地经由第一存储器芯片104来配置。并且，通过处理器或存储器控制器芯片将对应数据写入到第二存储器芯片中，第二存储器芯片106中的缓冲器116的缓冲器策略参数可例如间接地经由第一存储器芯片104由处理器或存储器控制器芯片配置。
用于第三存储器芯片108的逻辑到物理映射118可由处理器芯片或存储器控制器芯片(例如，参见图2所示的处理器芯片202和图3所示的存储器控制器芯片302)配置。通过处理器或存储器控制器芯片将对应数据写入到第二存储器芯片中，第二存储器芯片106中的逻辑到物理映射118的位置和大小可例如间接地经由第一存储器芯片104由处理器芯片或存储器控制器芯片配置。并且，通过处理器或存储器控制器芯片将对应数据写入到第二存储器芯片中，第二存储器芯片106中的逻辑到物理映射118的缓冲器策略参数可由处理器芯片或存储器控制器芯片例如间接地经由第一存储器芯片104来配置。
在一些实施例中，第三存储器芯片108可具有串中的芯片的最低存储器带宽。在一些实施例中，第一存储器芯片104可具有串中的芯片的最高存储器带宽。在此类实施例中，第二存储器芯片106可具有串中的芯片的次最高存储器带宽，使得第一存储器芯片104具有串中的芯片的最高存储器带宽且第三存储器芯片108具有串中的芯片的最低存储器带宽。
在一些实施例中，第一存储器芯片104是或包含DRAM芯片。在一些实施例中，第一存储器芯片104是或包含NVRAM芯片。在一些实施例中，第二存储器芯片106是或包含DRAM芯片。在一些实施例中，第二存储器芯片106是或包含NVRAM芯片。在一些实施例中，第三存储器芯片108是或包含DRAM芯片。在一些实施例中，第三存储器芯片108是或包含NVRAM芯片。并且，在一些实施例中，第三存储器芯片108是或包含快闪存储器芯片。
在具有一或多个DRAM芯片的实施例中，DRAM芯片可包含用于命令和地址解码的逻辑电路以及DRAM的存储器单元阵列。并且，本文所描述的DRAM芯片可包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于代管所述高速缓存或缓冲存储器的芯片上的DRAM单元。举例来说，在DRAM芯片上实施高速缓存或缓冲存储器的存储器单元可为SRAM的存储器单元。
在具有一或多个NVRAM芯片的实施例中，NVRAM芯片可包含用于命令和地址解码的逻辑电路以及例如3D XPoint存储器的单元等NVRAM的存储器单元阵列。并且，本文所描述的NVRAM芯片可包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于代管所述高速缓存或缓冲存储器的芯片上的NVRAM单元。举例来说，在NVRAM芯片上实施高速缓存或缓冲存储器的存储器单元可为SRAM的存储器单元。
在一些实施例中，NVRAM芯片可包含非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变执行位存储。另外，与许多基于快闪的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。
如本文所提到，NVRAM芯片可为或包含交叉点存储和存储器装置(例如，3D XPoint存储器)。交叉点存储器装置使用无晶体管存储器元件，所述无晶体管存储器元件中的每一者具有一起堆叠成列的存储器单元和选择器。存储器元件列经由两个垂直线材层连接，其中一个层处于存储器元件列上方，且另一层处于存储器元件列下方。可个别地在两个层中的每一层上的一个线路的交叉点处选择每一存储器元件。交叉点存储器装置是快速且非易失性的，且可用作通用存储器池以用于处理和存储。
在具有一或多个快闪存储器芯片的实施例中，快闪存储器芯片可包含用于命令和地址解码的逻辑电路以及例如NAND型快闪存储器的单元等快闪存储器的存储器单元阵列。并且，本文所描述的快闪存储器芯片可包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于代管所述高速缓存或缓冲存储器的芯片上的快闪存储器单元。举例来说，在快闪存储器芯片上实施高速缓存或缓冲存储器的存储器单元可为SRAM的存储器单元。
并且，举例来说，存储器芯片串的实施例可包含DRAM到DRAM到NVRAM、或DRAM到NVRAM到NVRAM、或DRAM到快闪存储器到快闪存储器；然而，DRAM到NVRAM到快闪存储器可针对灵活地配给存储器芯片串作为多层存储器提供更有效的解决方案。
并且，出于本公开的目的，应理解DRAM、NVRAM、3D XPoint存储器和快闪存储器是用于个别存储器单元的技术，且用于本文所描述的存储器芯片中的任一个的存储器芯片可包含用于命令和地址解码的逻辑电路以及DRAM、NVRAM、3D XPoint存储器或快闪存储器的存储器单元阵列。举例来说，本文所描述的DRAM芯片包含用于命令和地址解码的逻辑电路以及DRAM的存储器单元阵列。举例来说，本文所描述的NVRAM芯片包含用于命令和地址解码的逻辑电路以及NVRAM的存储器单元阵列。举例来说，本文所描述的快闪存储器芯片包含用于命令和地址解码的逻辑电路以及快闪存储器的存储器单元阵列。
并且，用于本文所描述的存储器芯片中的任一个的存储器芯片可包含用于传入和/或传出数据的高速缓存或缓冲存储器。在一些实施例中，实施高速缓存或缓冲存储器的存储器单元可不同于代管所述高速缓存或缓冲存储器的芯片上的单元。举例来说，实施高速缓存或缓冲存储器的存储器单元可为SRAM的存储器单元。
图2说明根据本公开的一些实施例的经配置以提供多层存储器的灵活配给的实例存储器系统100和处理器芯片202。在图2中，处理器芯片202直接接线到第一存储器芯片104(例如，参见布线204)并且被配置成与第一存储器芯片直接交互。
在一些实施例中，处理器芯片202包含或是SoC。本文所描述的SoC可以是或包含集成计算装置中的任何两个或更多个组件的集成电路或芯片。所述两个或更多个组件可包含中央处理单元(CPU)、图形处理单元(GPU)、存储器、输入/输出端口和辅助存储装置中的至少一或多个。例如，本文所描述的SoC还可包含单个电路裸片上的CPU、GPU、图形和存储器接口、硬盘、USB连接性、随机存取存储器、只读存储器、辅助存储装置或其任何组合。并且，在处理器芯片202是SoC的情况下，SoC至少包含CPU和/或GPU。
对于本文所描述的SoC，所述两个或更多个组件可嵌入在单个衬底或微芯片(芯片)上。通常，SoC不同于常规的基于主板的架构，因为SoC将其所有组件集成到单个集成电路中；而主板容纳和连接可拆卸或可更换组件。由于两个或更多个组件集成在单个衬底或芯片上，因此与具有等效功能的多芯片设计相比，SOC功耗更低，并且占用的面积更小。因此，在一些实施例中，本文所描述的存储器系统可与移动计算装置(例如，在智能手机中)、嵌入式系统和物联网装置的中的SoC连接或可以是所述SoC的一部分。
处理器芯片202可经配置以配置用于第二存储器芯片106的高速缓存114。处理器芯片202还可经配置以通过将对应数据写入到第一存储器芯片104中来配置高速缓存114的位置和大小。处理器芯片202还可经配置以通过将对应数据写入到第一存储器芯片104中来配置高速缓存策略参数。
并且，处理器芯片202可经配置以配置用于第三存储器芯片108的缓冲器116和/或用于第三存储器芯片的逻辑到物理映射118。处理器芯片202还可经配置以通过将对应数据写入到第一存储器芯片104中来配置缓冲器116的位置和大小。处理器芯片202还可经配置以通过将对应数据写入到第一存储器芯片104中来配置逻辑到物理映射118的位置和大小。
图3说明根据本公开的一些实施例的经配置以提供多层存储器的灵活配给的实例存储器系统100和存储器控制器芯片302。在图3中，存储器控制器芯片302直接接线到第一存储器芯片104(例如，参见布线304)，并且被配置成直接与第一存储器芯片交互。
在一些实施例中，存储器控制器芯片302包含或是SoC。此SoC可以是或包含集成计算装置中的任何两个或更多个组件的集成电路或芯片。所述两个或更多个组件可至少包含单独存储器、输入/输出端口和单独辅助存储装置中的一或多个。例如，SoC可包含单个电路裸片上的存储器接口、硬盘、USB连接性、随机存取存储器、只读存储器、辅助存储装置或其任何组合。并且，在存储器控制器芯片302是SoC的情况下，SoC至少包含数据处理单元。
存储器控制器芯片302可经配置以配置用于第二存储器芯片106的高速缓存114。存储器控制器芯片302还可经配置以通过将对应数据写入到第一存储器芯片104中来配置高速缓存114的位置和大小。存储器控制器芯片302还可经配置以通过将对应数据写入到第一存储器芯片104中来配置高速缓存策略参数。
并且，存储器控制器芯片302可经配置以配置用于第三存储器芯片108的缓冲器116和/或用于第三存储器芯片的逻辑到物理映射118。存储器控制器芯片302还可经配置以通过将对应数据写入到第一存储器芯片104中来配置缓冲器116的位置和大小。存储器控制器芯片302还可经配置以通过将对应数据写入到第一存储器芯片104中来配置逻辑到物理映射118的位置和大小。
图4说明根据本公开的一些实施例的经配置以提供具有各自包含多个存储器芯片的层的多层存储器的灵活配给的实例存储器系统400。存储器系统400包含存储器芯片群组的串402。存储器芯片群组的串402包含第一存储器芯片群组，其包含第一类型的存储器芯片(例如，参见作为相同类型的芯片的存储器芯片404a和404b)。存储器芯片群组的串402包含第二存储器芯片群组，其包含第一类型的存储器芯片或第二类型的存储器芯片(例如，参见作为相同类型的芯片的存储器芯片406a和406b)。存储器芯片群组的串402还包含第三存储器芯片群组，其包含第一类型的存储器芯片、第二类型的存储器芯片或第三类型的存储器芯片(例如，参见作为相同类型的芯片的存储器芯片408a和408b)。第一类型的存储器芯片可为或包含DRAM芯片。第二类型的存储器芯片可为或包含NVRAM芯片。第三类型的存储器芯片可为或包含快闪存储器芯片。
并且，如图4中所示，第一存储器芯片群组中的芯片经由布线424直接接线到第二存储器芯片群组中的芯片，且经配置以直接与第二存储器芯片群组中的芯片中的一或多个交互。并且，如图4中所示，第二存储器芯片群组中的芯片经由布线426直接接线到第三存储器芯片群组中的芯片，且经配置以直接与第三存储器芯片群组中的芯片中的一或多个交互。
并且，如图4中所示，第一存储器芯片群组中的每一芯片包含用于第二存储器芯片群组的高速缓存(例如，参见高速缓存414)。并且，第二存储器芯片群组中的每一芯片包含用于第三存储器芯片群组的缓冲器416以及用于第三存储器芯片群组的逻辑到物理映射418。
在一些实施例中，第三存储器芯片群组中的每一芯片(例如，参见存储器芯片408a和408b)可相对于存储器芯片群组的串402中的其它芯片具有最低存储器带宽。在一些实施例中，第一存储器芯片群组中的每一芯片(例如，参见存储器芯片404a和404b)可相对于存储器芯片群组的串402中的其它芯片具有最高存储器带宽。在此类实施例中，第二存储器芯片群组中的每一芯片(例如，参见存储器芯片406a和406b)可相对于存储器芯片群组的串402中的其它芯片具有次最高存储器带宽，使得第一存储器芯片群组中的每一芯片具有最高存储器带宽且第三存储器芯片群组中的每一芯片具有最低存储器带宽。
在一些实施例中，第一存储器芯片群组(例如，参见存储器芯片404a和404b)可包含DRAM芯片或NVRAM芯片。在一些实施例中，第二存储器芯片群组(例如，参见存储器芯片406a和406b)可包含DRAM芯片或NVRAM芯片。在一些实施例中，第三存储器芯片群组(例如，参见存储器芯片408a和408b)可包含DRAM芯片、NVRAM芯片或快闪存储器芯片。
如图1到4所示，本公开是针对存储器芯片串(例如，参见图1到3中示出的存储器芯片串102或图4中示出的存储器芯片群组的串402)的灵活配给。并且，存储器芯片串的灵活配给形成存储器(例如，参见图2中示出的存储器系统100或图4中示出的存储器系统400)。
本文公开的存储器系统，例如存储器系统100或400，可为其自身的设备或在其自身的封装内。
在一些实施例中，本文公开的存储器系统，例如存储器系统100或400，可与处理器芯片或SoC组合且用于处理器芯片或SoC(例如，参见图2)。当与处理器芯片或SoC组合且用于处理器芯片或SoC时，存储器系统和处理器芯片或SoC可为单个设备的部分和/或组合成单个封装。
并且，在一些实施例中，本文公开的存储器系统，例如存储器系统100或400，可与存储器控制器芯片组合(例如，见图3)。当与存储器控制器芯片组合时，存储器系统和存储器控制器芯片可为单个设备的部分和/或组合成单个封装。替代地，芯片串中的每一芯片，或至少第一存储器芯片和第二存储器芯片，可包含提供与图3中示出的存储器控制器芯片相似的功能性的相应存储器控制器。
从接线到存储器的处理器芯片或SoC(例如，参见图2中示出的处理器芯片202)或存储器控制器芯片(例如，参见图3中示出的存储器控制器芯片302)的角度，存储器的存储器芯片串表现为并无不同于单存储器芯片实施方案；然而，通过灵活配给，实现使用存储器芯片串的益处。在此类实施例中，处理器芯片或SoC或存储器控制器芯片可直接有线(例如，参见图2中示出的布线204或图3中示出的布线304)到存储器芯片串102中的第一存储器芯片(例如，参见第一存储器芯片104)，且可与第一存储器芯片交互而无需感知串中的在第一存储器芯片下游的存储器芯片(例如，参见在第一存储器芯片104下游的第二存储器芯片106和第三存储器芯片108)。
在存储器(例如，参见存储器系统100或400)中，第一存储器芯片(例如，参见第一存储器芯片104或存储器芯片404a或404b中的一个)可直接接线到第二存储器芯片(例如，参见第二存储器芯片106或存储器芯片406a或406b中的一个)且可与第二存储器芯片交互，使得处理器芯片、SoC或存储器控制器芯片(例如，参见处理器芯片202和存储器控制器芯片302)获得第一和第二存储器芯片的串的益处而无需感知第二存储器芯片。并且，第二存储器芯片(例如，参见第一存储器芯片104或存储器芯片404a或404b中的一个)可直接接线到第三存储器芯片(例如，参见第三存储器芯片108或存储器芯片408a或408b中的一个)等等，使得处理器芯片、SoC或存储器控制器芯片获得多个存储器芯片的串(例如，参见存储器芯片串102或存储器芯片群组的串402)的益处而无需感知在第一存储器芯片下游的多个存储器芯片且与其交互。并且，在一些实施例中，串中的每一芯片感知所述串中的紧邻上游芯片和下游芯片且与其交互，而无需感知所述串中的更上游或下游的芯片。
如所提到，通过灵活配给，可实现使用具有存储器阶层的存储器芯片串的益处。因此，举例来说，在一些实施例中，串中的第一存储器芯片(例如，参见第一存储器芯片104)可为存储器中具有最高存储器带宽的芯片。串中的紧邻于第一芯片下游的第二存储器芯片(例如，参见第二存储器芯片106)可为存储器的具有次最高存储器带宽的芯片(其可具有其它益处，例如比第一芯片的制造更便宜或比第一芯片在存储数据方面更可靠或持久)。串中的紧邻于第二芯片下游的第三存储器芯片(例如，参见第三存储器芯片108)(或在串具有多于三个存储器芯片的情况下在串中的最终下游芯片)可具有最低存储器带宽。在这些实例中的第三存储器芯片(或在具有多于三个存储器芯片的其它实例中的最终下游芯片)可为用于存储数据的最经济的芯片或最可靠或持久的芯片。
在一些实施例中，串中的第一存储器芯片可为DRAM芯片。在此类实施例中，在串中紧邻于第一芯片下游的第二存储器芯片可为NVRAM芯片(例如，3D XPoint存储器芯片)。并且，在此类实施例中，在串中紧邻于第二芯片下游的第三存储器芯片可为快闪存储器芯片(例如，NAND型快闪存储器芯片)。
如所提到，为了理解此处所公开的存储器芯片串的灵活配给，实例经常涉及存储器芯片的三芯片串(例如，参见图1到3中示出的存储器芯片串102和图4中示出的存储器芯片群组的串402)；然而，应理解存储器芯片串可包含多于三个存储器芯片或多于三个芯片群组，其中群组中的每一个是芯片层。
如所提到，存储器芯片串的一些实施例可包含作为串中的第一芯片的DRAM存储器芯片、作为串中的第二芯片的NVRAM芯片，以及作为串中的第三芯片且可用作串中的大容量存储器芯片的快闪存储器芯片(例如，NAND型快闪存储器芯片)。在此类实施例中和在具有存储器芯片类型的其它布置的其它实施例中，存储器芯片串中的芯片中的每一个经由布线(例如，PCIe或SATA)连接到紧邻的下游和/或上游芯片。存储器芯片串中的芯片之间的连接中的每一个可通过布线循序地连接，且连接可彼此分开(例如，参见布线124和126以及布线424和426)。并且，存储器芯片串中的每一芯片可包含一或多个引脚集合以用于连接到串中的上游芯片和/或下游芯片(例如，参见图1中所描绘的引脚集合132、134、136和138)。在一些实施例中，存储器芯片串(例如，参见存储器芯片串102或存储器芯片群组的串402)中的每一芯片可包含封闭于IC封装内的单个IC。在此类实施例中，IC封装可包含在封装的边界上的引脚集合(例如引脚集合132、134、136和138)。
用于处理器芯片或SoC的存储器的存储器芯片串中的第一存储器芯片(例如，DRAM芯片)可包含可例如由处理器芯片或SoC配置为用于串中的第二存储器芯片(例如，NVRAM芯片)的高速缓存(例如，参见用于第二存储器芯片的高速缓存114)的部分。第一存储器芯片中的存储器单元的一部分可用作用于第二存储器芯片的高速缓存存储器。
用于处理器芯片或SoC的存储器的存储器芯片串中的第二存储器芯片可包含可例如直接由第一存储器芯片和间接由处理器芯片或SoC配置为用于存取串中的第三存储器芯片(例如，快闪存储器芯片)的缓冲器(例如，参见用于第三存储器芯片的缓冲器116)的部分。第二存储器芯片中的存储器单元的一部分可用作用于存取第三存储器芯片的缓冲器。并且，第二存储器芯片可包含可例如直接由第一存储器芯片和间接由处理器芯片或SoC配置为用于逻辑到物理地址映射的表(逻辑到物理表)或一般的逻辑到物理地址映射(例如，参见逻辑到物理映射118)的部分。第二存储器芯片中的存储器单元的一部分可用于逻辑到物理地址映射。
用于处理器芯片或SoC的存储器的存储器芯片串中的第三存储器芯片可包含控制器(例如，参见控制器128)，所述控制器可使用第二存储器芯片中的逻辑到物理地址映射来管理第三存储器芯片的转译层(例如，快闪转译层功能)(例如，参见转译层130)。第三存储器芯片的转译层可包含逻辑到物理地址映射，例如第二存储器芯片中的逻辑到物理地址映射的副本或衍生物。
并且，在一些实施例中，连接到存储器的处理器芯片或SoC(例如，参见处理器芯片202)可通过将数据写入到第一存储器芯片(例如，参见第一存储器芯片104)中来配置第一存储器芯片中的高速缓存的位置和大小、第二存储器芯片中的缓冲器和逻辑到物理地址映射，以及第一芯片中的高速缓存策略参数(例如，透写对回写)。并且，处理器芯片或SoC的前述配置和设定可委托于第二数据处理芯片，使得此类任务从处理器芯片或SoC移除(例如，参见图3中示出的存储器控制器芯片302)。举例来说，具有存储器芯片串的存储器可具有与处理器芯片或SoC分开的专用控制器，其经配置以提供和控制前述用于存储器的配置和设定(例如，参见存储器控制器芯片302)。
出于本公开的目的，应理解存储器芯片串中的存储器芯片可被相似存储器芯片的群组代替，使得串包含相似芯片群组的串(例如，参见图4中示出的存储器芯片群组的串402)。在此类实例中，相似芯片的每一群组是串中的节点。并且，在一些实施例中，存储器芯片串的节点可由单芯片节点和多芯片节点的组合构成(附图中未描绘)。举例来说，在存储器芯片串中，第一存储器芯片(例如，DRAM芯片)可被相似存储器芯片的群组(例如，DRAM芯片的群组)代替，第二存储器芯片(例如，NVRAM芯片)可被相似存储器芯片的群组(例如，NVRAM芯片的群组)代替，第三存储器芯片(例如，快闪存储器芯片)可被相似存储器芯片的群组(例如，快闪存储器芯片的群组)代替，或其某一组合。
图5说明根据本公开的一些实施例的实例计算装置500的实例部分。计算装置500可经由如图5中所示的计算机网络502以通信方式耦合到其它计算装置。计算装置500至少包含总线504、处理器506(例如CPU和/或图2中示出的处理器芯片202)、主存储器508、网络接口510和数据存储系统512。总线504以通信方式耦合处理器506、主存储器508、网络接口510及数据存储系统512。计算装置500包含计算机系统，其至少包含处理器506、主存储器508(例如，只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等DRAM、NVRAM、SRAM等)，和数据存储系统512，它们经由总线504(可包含多个总线和布线)彼此通信。
主存储器508可包含图1中描绘的存储器系统100。并且，主存储器508可包含图4中描绘的存储器系统400。在一些实施例中，数据存储系统512可包含图1中描绘的存储器系统100。并且，数据存储系统512可包含图4中描绘的存储器系统400。
处理器506可表示一或多个通用处理装置，例如微处理器、中央处理单元或类似物。处理器506可为或包含图2中描绘的处理器202。处理器506可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理器506还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器、存储器中的处理器(PIM)等。处理器506可经配置以执行指令以用于执行本文中所论述的操作和步骤。处理器506可进一步包含例如网络接口510等网络接口装置以经由例如网络502等一或多个通信网络通信。
数据存储系统512可包含机器可读存储媒体(也称为计算机可读媒体)，其上存储有体现本文中所描述的任何一或多种方法或功能的一或多个指令集或软件。指令还可由计算机系统在其执行期间完全或至少部分地驻存在主存储器508内及/或处理器506内，主存储器508及处理器506还构成机器可读存储媒体。
虽然存储器、处理器以及数据存储装置部分在实例实施例中展示为各自作为单个部分，但每个部分都应被认为包含可存储指令并且进行其相应运算的单个部分或多个部分。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一种或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本发明的实施例的更广精神和范围的情况下对本发明进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书及图式。

Claims (20)

1.一种系统，其包括：
存储器的存储器芯片串中的第一存储器芯片；
所述存储器芯片串中的第二存储器芯片；以及
所述存储器芯片串中的第三存储器芯片，
其中所述第一存储器芯片直接接线到所述第二存储器芯片且经配置以直接与所述第二存储器芯片交互，
其中所述第二存储器芯片直接接线到所述第三存储器芯片且经配置以直接与所述第三存储器芯片交互，
其中所述第一存储器芯片包括用于所述第二存储器芯片的高速缓存，且
其中所述第二存储器芯片包括用于所述第三存储器芯片的缓冲器。
2.根据权利要求1所述的系统，其中所述第二存储器芯片包括用于所述第三存储器芯片的逻辑到物理映射。
3.根据权利要求2所述的系统，其进一步包括处理器芯片，其中所述处理器芯片直接接线到所述第一存储器芯片且经配置以直接与所述第一存储器芯片交互。
4.根据权利要求3所述的系统，其中所述处理器芯片是芯片上系统SoC。
5.根据权利要求3所述的系统，其中所述处理器芯片经配置以配置用于所述第二存储器芯片的所述高速缓存。
6.根据权利要求5所述的系统，其中所述处理器芯片经配置以：
通过将对应数据写入到所述第一存储器芯片中来配置所述高速缓存的位置和大小；以及
通过将对应数据写入到所述第一存储器芯片中来配置高速缓存策略参数。
7.根据权利要求3所述的系统，其中所述处理器芯片经配置以配置用于所述第三存储器芯片的所述缓冲器和用于所述第三存储器芯片的所述逻辑到物理映射。
8.根据权利要求7所述的系统，其中所述处理器芯片经配置以：
通过将对应数据写入到所述第一存储器芯片中来配置所述缓冲器的位置和大小；以及
通过将对应数据写入到所述第一存储器芯片中来配置所述逻辑到物理映射的位置和大小。
9.根据权利要求1所述的系统，其中所述第三存储器芯片具有所述存储器芯片串中的所述存储器芯片的最低存储器带宽。
10.根据权利要求9所述的系统，其中所述第一存储器芯片具有所述串中的所述芯片的最高存储器带宽，且其中所述第二存储器芯片具有所述存储器芯片串中的所述存储器芯片的次最高存储器带宽。
11.根据权利要求1所述的系统，其中所述第一存储器芯片是动态随机存取存储器(DRAM)芯片。
12.根据权利要求11所述的系统，其中所述第二存储器芯片是非易失性随机存取存储器(NVRAM)芯片。
13.根据权利要求12所述的系统，其中所述第三存储器芯片是快闪存储器芯片。
14.一种系统，其包括：
存储器的存储器芯片串中的第一存储器芯片；
所述存储器芯片串中的第二存储器芯片；以及
所述存储器芯片串中的第三存储器芯片，
其中所述第一存储器芯片直接接线到所述第二存储器芯片且经配置以直接与所述第二存储器芯片交互，
其中所述第二存储器芯片直接接线到所述第三存储器芯片且经配置以直接与所述第三存储器芯片交互，
其中所述第一存储器芯片包括用于所述第二存储器芯片的高速缓存，
其中所述第二存储器芯片包括用于所述第三存储器芯片的缓冲器，且
其中所述第二存储器芯片包括用于所述第三存储器芯片的逻辑到物理映射。
15.根据权利要求14所述的系统，其进一步包括处理器芯片，其中所述处理器芯片直接接线到所述第一存储器芯片且经配置以直接与所述第一存储器芯片交互。
16.根据权利要求15所述的系统，其中所述处理器芯片是芯片上系统SoC。
17.根据权利要求15所述的系统，其中所述处理器芯片经配置以配置用于所述第二存储器芯片的所述高速缓存。
18.根据权利要求17所述的系统，其中所述处理器芯片经配置以：
通过将对应数据写入到所述第一存储器芯片中来配置所述高速缓存的位置和大小；以及
通过将对应数据写入到所述第一存储器芯片中来配置高速缓存策略参数。
19.根据权利要求15所述的系统，其中所述处理器芯片经配置以配置用于所述第三存储器芯片的所述缓冲器和用于所述第三存储器芯片的所述逻辑到物理映射。
20.一种系统，其包括：
存储器的存储器芯片串中的第一存储器芯片；
所述存储器芯片串中的第二存储器芯片；
所述存储器芯片串中的第三存储器芯片；以及
处理器芯片，
其中所述第一存储器芯片直接接线到所述第二存储器芯片且经配置以直接与所述第二存储器芯片交互，
其中所述第二存储器芯片直接接线到所述第三存储器芯片且经配置以直接与所述第三存储器芯片交互，
其中所述处理器芯片直接接线到所述第一存储器芯片且经配置以直接与所述第一存储器芯片交互，且
其中所述处理器芯片经配置以配置所述第一存储器芯片中的用于所述第二存储器芯片的高速缓存。
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