TW202125266A - 多階層記憶體之彈性化的供應 - Google Patents

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Abstract

本揭露提供一種系統，其具有可實施一多階層記憶體之彈性化的供應之一記憶體晶片串。在一些實例中，該系統可包括：一記憶體之一記憶體晶片串中的一第一記憶體晶片、該串中之一第二記憶體晶片及該串中之一第三記憶體晶片。該第一記憶體晶片可直接接線至該第二記憶體晶片且可經組態以直接與該第二記憶體晶片互動。該第二記憶體晶片可直接接線至該第三記憶體晶片且可經組態以直接與該第三記憶體晶片互動。作為實施一多階層記憶體之該彈性化的供應之部分，該第一記憶體晶片可包括用於該第二記憶體晶片之一快取記憶體，且該第二記憶體晶片可包括用於該第三記憶體晶片之一緩衝器。

Description

多階層記憶體之彈性化的供應
本文中所揭露之至少一些實施例係關於具有記憶體晶片串之多階層記憶體的彈性化的供應。
運算系統之記憶體可為層階式的。在電腦架構中常常被稱作記憶體層階，記憶體層階可基於諸如回應時間、複雜度、容量、持久性及記憶體頻寬之某些因素將電腦記憶體分成層階。此等因素可相關且可常常為進一步強調記憶體層階之有用性的取捨。
一般而言，記憶體層階影響電腦系統中之效能。使記憶體頻寬及速度優先於其他因素可能需要考慮記憶體層階之限制，諸如回應時間、複雜度、容量及持久性。為了管理此優先化，可組合不同類型之記憶體晶片以平衡較快的晶片與較可靠或較具成本效益的晶片等。各種晶片中之每一者可被視為記憶體層階之部分。且例如，為了減少較快晶片上之潛時，記憶體晶片組合中之其他晶片可藉由填充緩衝器及接著發信啟動晶片之間的資料傳送來作出回應。
記憶體層階可由具有不同類型之記憶體單元的晶片製成。舉例而言，記憶體單元可為動態隨機存取記憶體(DRAM)單元。DRAM為一種類型之隨機存取半導體記憶體，其將每一資料位元儲存於一記憶體胞元中，該記憶體胞元通常包括電容器及金屬氧化物半導體場效電晶體(MOSFET)。該電容器可被充電或放電，其表示位元之兩個值：「0」及「1」。在DRAM中，電容器上之電荷會洩漏，因此DRAM需要外部記憶體再新電路，該外部記憶體再新電路藉由恢復每電容器之原始電荷來週期性地重寫電容器中之資料。另一方面，在靜態隨機存取記憶體(SRAM)單元之情況下，不需要再新特徵。再者，DRAM被視為揮發性記憶體，此係因為其在電力被移除時快速地失去其資料。此不同於快閃記憶體及其他類型之非揮發性記憶體，諸如非揮發性隨機存取記憶體(NVRAM)，其中資料儲存更持久。
一種類型之NVRAM為3D XPoint記憶體。在3D XPoint記憶體之情況下，記憶體單元結合可堆疊交叉柵格資料存取陣列基於體電阻之改變而儲存位元。3D XPoint記憶體相比DRAM可能更具成本效益，但相比快閃記憶體，成本效益較低。
快閃記憶體為另一類型之非揮發性記憶體。快閃記憶體之優點為其可經電抹除及重新程式化。快閃記憶體被視為具有兩個主要類型：「反及」(NAND)型快閃記憶體及「反或」(NOR)型快閃記憶體，該等記憶體以可實施快閃記憶體之記憶體單元的NAND及NOR邏輯閘命名。快閃記憶體單元或胞元展現類似於對應閘之特性的內部特性。NAND型快閃記憶體包括NAND閘。NOR型快閃記憶體包括NOR閘。可按可能小於整個裝置之區塊對NAND型快閃記憶體進行寫入及讀取。NOR型快閃記憶體准許將單個位元組寫入至經抹除位置或獨立地被讀取。因為NAND型快閃記憶體之優點，此記憶體常常已用於記憶卡、USB隨身碟及固態磁碟機。然而，一般而言，使用快閃記憶體之主要取捨為相較於諸如DRAM及NVRAM之其他類型之記憶體，其僅能夠在特定區塊中進行相對較小數目個寫入循環。
本揭露之一個態樣提供一種系統，其包含：記憶體之記憶體晶片串中的第一記憶體晶片；記憶體晶片串中之第二記憶體晶片；及記憶體晶片串中之第三記憶體晶片，其中該第一記憶體晶片直接接線至該第二記憶體晶片且經組態以直接與該第二記憶體晶片互動，其中該第二記憶體晶片直接接線至該第三記憶體晶片且經組態以直接與該第三記憶體晶片互動，其中該第一記憶體晶片包含用於該第二記憶體晶片之快取記憶體，且其中該第二記憶體晶片包含用於該第三記憶體晶片之緩衝器。
本揭露之另一態樣提供一種系統，其包含：記憶體之記憶體晶片串中的第一記憶體晶片；記憶體晶片串中之第二記憶體晶片；及記憶體晶片串中之第三記憶體晶片，其中該第一記憶體晶片直接接線至該第二記憶體晶片且經組態以直接與該第二記憶體晶片互動，其中該第二記憶體晶片直接接線至該第三記憶體晶片且經組態以直接與該第三記憶體晶片互動，其中該第一記憶體晶片包含用於該第二記憶體晶片之快取記憶體，其中該第二記憶體晶片包含用於該第三記憶體晶片之緩衝器，且其中該第二記憶體晶片包含用於該第三記憶體晶片之邏輯至實體映射。
再者，本揭露之另一態樣提供一種系統，其包含：記憶體之記憶體晶片串中的第一記憶體晶片；記憶體晶片串中之第二記憶體晶片；記憶體晶片串中之第三記憶體晶片；及處理器晶片，其中該第一記憶體晶片直接接線至該第二記憶體晶片且經組態以直接與該第二記憶體晶片互動，其中該第二記憶體晶片直接接線至該第三記憶體晶片且經組態以直接與該第三記憶體晶片互動，其中該處理器晶片直接接線至該第一記憶體晶片且經組態以直接與該第一記憶體晶片互動，且其中該處理器晶片經組態以組態該第一記憶體晶片中用於該第二記憶體晶片之快取記憶體。
本揭露之至少一些態樣大體上係有關於多階層記憶體之彈性化的供應，且更特定而言，係有關於三階層記憶體之彈性化的供應。
再者，本揭露之至少一些態樣係有關彈性化的地供應記憶體晶片串以形成用於處理器晶片或系統單晶片(SoC)之記憶體。自接線至記憶體之處理器晶片或SoC的視角，記憶體之記憶體晶片串不會呈現為不同於單記憶體晶片實施方案；然而，藉由彈性化的供應，達成使用記憶體晶片串之益處。舉例而言，藉由彈性化的供應，可達成使用具有記憶體層階之記憶體晶片串的益處。
處理器晶片或SoC可直接接線至串中之第一記憶體晶片，且可與第一記憶體晶片互動，而無需感知該串中在該第一記憶體晶片下游之記憶體晶片。在記憶體中，第一記憶體晶片可直接接線至第二記憶體晶片，且可與第二記憶體晶片互動使得處理器晶片或SoC獲得第一記憶體晶片及第二記憶體晶片之串的益處，而無需感知第二記憶體晶片。且第二記憶體晶片可直接接線至第三記憶體晶片等，使得處理器晶片或SoC獲得多個記憶體晶片之串的益處，而無需感知在第一記憶體晶片下游之多個記憶體晶片且與該多個記憶體晶片互動。又在一些實施例中，串中之每一晶片感知該串中緊接在上游之晶片及緊接在下游之晶片且與該等晶片互動，而無需感知該串中在更上游或更下游之晶片。
在一些實施例中，該串中之第一記憶體晶片可為DRAM晶片。該串中緊接在第一晶片下游之第二記憶體晶片可為NVRAM晶片(例如，3D XPoint記憶體晶片)。該串中緊接在第二晶片下游之第三記憶體晶片可為快閃記憶體晶片(例如，NAND型快閃記憶體晶片)。又舉例而言，該串可為DRAM至DRAM至NVRAM，或DRAM至NVRAM至NVRAM，或DRAM至快閃記憶體至快閃記憶體；但DRAM至NVRAM至快閃記憶體可提供將記憶體晶片串彈性化的地供應為多階層記憶體之更有效解決方案。再者，出於理解本文中所揭露之記憶體晶片串的彈性化的供應起見，實例將常常涉及記憶體晶片之三晶片串；然而，應理解，記憶體晶片串可包括多於三個記憶體晶片。
再者，出於本揭露的目的，應理解，DRAM、NVRAM、3D XPoint記憶體及快閃記憶體為用於個別記憶體單元之技術，且用於本文中所描述之記憶體晶片中之任一者的記憶體晶片可包括用於命令及位址解碼之邏輯電路以及DRAM、NVRAM、3D XPoint記憶體或快閃記憶體之記憶體單元的陣列。舉例而言，本文中所描述之DRAM晶片包括用於命令及位址解碼之邏輯電路以及DRAM之記憶體單元的陣列。又舉例而言，本文中所描述之NVRAM晶片包括用於命令及位址解碼之邏輯電路以及NVRAM之記憶體單元的陣列。且舉例而言，本文中所描述之快閃記憶體晶片包括用於命令及位址解碼之邏輯電路以及快閃記憶體之記憶體單元的陣列。
再者，用於本文中所描述之記憶體晶片中之任一者的記憶體晶片可包括用於傳入及/或傳出資料之快取記憶體或緩衝記憶體。在一些實施例中，實施快取記憶體或緩衝記憶體之記憶體單元可不同於代管快取記憶體或緩衝記憶體之晶片上的單元。舉例而言，實施快取記憶體或緩衝記憶體之記憶體單元可為SRAM之記憶體單元。
記憶體晶片串中之晶片中之每一者可經由例如周邊組件高速互連(PCIe)或串列進階附接技術(SATA)之佈線連接至緊接在下游及/或上游之晶片。記憶體晶片串中之晶片之間的連接中之每一者可與佈線依序地連接，且連接可彼此分開。記憶體晶片串中之每一晶片可包括用於連接至該串中之上游晶片及/或下游晶片的一或多個接腳集合。在一些實施例中，記憶體晶片串中之每一晶片可包括密封於IC封裝內之單個積體電路(IC)。在此等實施例中，IC封裝可包括封裝之邊界上的接腳集合。
用於處理器晶片或SoC之記憶體的記憶體晶片串中之第一記憶體晶片(例如，DRAM晶片)可包括可諸如藉由處理器晶片或SoC組態為用於記憶體晶片串中之第二記憶體晶片(例如，NVRAM晶片)之快取記憶體的部分。第一記憶體晶片中之記憶體單元之一部分可用作用於第二記憶體晶片之快取記憶體。
用於處理器晶片或SoC之記憶體的記憶體晶片串中之第二記憶體晶片可包括可諸如藉由第一記憶體晶片直接地且藉由處理器晶片或SoC間接地組態為用於存取記憶體晶片串中之第三記憶體晶片(例如，快閃記憶體晶片)之緩衝器的部分。第二記憶體晶片中之記憶體單元之一部分可用作用於存取第三記憶體晶片之緩衝器。再者，第二記憶體晶片可包括可諸如藉由第一記憶體晶片直接地且藉由處理器晶片或SoC間接地組態為用於邏輯至實體位址映射之表(邏輯至實體表)或一般組態為邏輯至實體位址映射的部分。第二記憶體晶片中之記憶體單元之一部分可用於邏輯至實體位址映射。
用於處理器晶片或SoC之記憶體的記憶體晶片串中之第三記憶體晶片可包括控制器，該控制器可使用第二記憶體晶片中之邏輯至實體位址映射以管理第三記憶體晶片之轉譯層(例如，快閃轉譯層功能)。第三記憶體晶片之轉譯層可包括邏輯至實體位址映射，諸如第二記憶體晶片中之邏輯至實體位址映射的複本或導出項。
再者，在一些實施例中，連接至記憶體之處理器晶片或SoC可藉由將資料寫入至第一記憶體晶片中來組態第一記憶體晶片中之快取記憶體的位置及大小、第二記憶體晶片中之緩衝器及邏輯至實體位址映射以及第一晶片中之快取記憶體原則參數(例如，直寫對比寫回)。且藉由處理器晶片或SoC進行之前述組態及設定可委派給第二資料處理晶片，使得自處理器晶片或SoC移除此等任務。舉例而言，具有記憶體晶片串之記憶體可具有與處理器晶片或SoC分開之專用控制器，該控制器經組態以為記憶體提供及控制前述組態及設定。
一般而言，藉由用以提供多階層記憶體之彈性化的供應的本文中所描述之技術，將晶片串中之某些記憶體晶片上的記憶體單元之一部分分配為快取記憶體或緩衝器的彈性化的性為記憶體晶片(例如，DRAM、NVRAM及快閃記憶體晶片)如何經組態以使連接性可工作且彈性化的。快取記憶體及緩衝器操作允許不同大小及/或不同類型之下游記憶體裝置連接至上游裝置，且反之亦然。在某種意義上，記憶體控制器之一些功能性實施於記憶體晶片中以實現記憶體晶片中之快取記憶體及緩衝器的操作。
圖1說明根據本揭露之一些實施例的經組態以提供多階層記憶體之彈性化的供應的實例記憶體系統100。記憶體系統100包括記憶體之記憶體晶片串102中的第一記憶體晶片104。記憶體系統100亦包括記憶體晶片串102中之第二記憶體晶片106及記憶體晶片串中之第三記憶體晶片108。
在圖1中，第一記憶體晶片104直接接線至第二記憶體晶片106 (例如，參見佈線124)，且經組態以直接與第二記憶體晶片互動。再者，第二記憶體晶片106直接接線至第三記憶體晶片108 (例如，參見佈線126)，且經組態以直接與第三記憶體晶片互動。
再者，記憶體晶片串102中之每一晶片可包括用於連接至該串中之上游晶片及/或下游晶片的一或多個接腳集合(例如，參見接腳集合132、134、136及138)。在一些實施例中，記憶體晶片串(例如，參見記憶體晶片串102或圖4中所展示之記憶體晶片之群組的串402)中之每一晶片可包括密封於IC封裝內之單個IC。舉例而言，接腳集合132為第一記憶體晶片104之部分，且經由佈線124及為第二記憶體晶片106之部分的接腳集合134將第一記憶體晶片104連接至第二記憶體晶片106。佈線124連接兩個接腳集合132及134。又舉例而言，接腳集合136為第二記憶體晶片106之部分，且經由佈線126及為第三記憶體晶片108之部分的接腳集合138將第二記憶體晶片106連接至第三記憶體晶片108。佈線126連接兩個接腳集合136及138。
再者，如所展示，第一記憶體晶片104包括用於第二記憶體晶片106之快取記憶體114。且第二記憶體晶片106包括用於第三記憶體晶片108之緩衝器116以及用於第三記憶體晶片108之邏輯至實體映射118。
用於第二記憶體晶片106之快取記憶體114可藉由處理器晶片或記憶體控制器晶片(例如，參見圖2中所展示之處理器晶片202及圖3中所展示之記憶體控制器晶片302)來組態。第一記憶體晶片104中之快取記憶體114的位置及大小可藉由處理器晶片或記憶體控制器晶片利用對應資料來組態，該對應資料藉由處理器或記憶體控制器晶片寫入至第一記憶體晶片中。再者，第一記憶體晶片104中之快取記憶體114的快取記憶體原則參數可藉由處理器或記憶體控制器晶片利用對應資料來組態，該對應資料藉由處理器或記憶體控制器晶片寫入至第一記憶體晶片中。
用於第三記憶體晶片108之緩衝器116可藉由處理器晶片或記憶體控制器晶片(例如，參見圖2中所展示之處理器晶片202及圖3中所展示之記憶體控制器晶片302)來組態。第二記憶體晶片106中之緩衝器116的位置及大小可藉由處理器晶片或記憶體控制器晶片利用對應資料來組態，該對應資料藉由處理器或記憶體控制器晶片寫入至第二記憶體晶片中，諸如間接地經由第一記憶體晶片104。再者，第二記憶體晶片106中之緩衝器116的緩衝器原則參數可藉由處理器或記憶體控制器晶片利用對應資料來組態，該對應資料藉由處理器或記憶體控制器晶片寫入至第二記憶體晶片中，諸如經由第一記憶體晶片104間接地。
用於第三記憶體晶片108之邏輯至實體映射118可藉由處理器晶片或記憶體控制器晶片(例如，參見圖2中所展示之處理器晶片202及圖3中所展示之記憶體控制器晶片302)來組態。第二記憶體晶片106中之邏輯至實體映射118的位置及大小可藉由處理器晶片或記憶體控制器晶片利用對應資料來組態，該對應資料藉由處理器或記憶體控制器晶片寫入至第二記憶體晶片中，諸如經由第一記憶體晶片104間接地。再者，第二記憶體晶片106中之邏輯至實體映射118的緩衝器原則參數可藉由處理器或記憶體控制器晶片利用對應資料來組態，該對應資料藉由處理器或記憶體控制器晶片寫入至第二記憶體晶片中，諸如經由第一記憶體晶片104間接地。
在一些實施例中，第三記憶體晶片108可具有該串中之晶片的最低記憶體頻寬。在一些實施例中，第一記憶體晶片104可具有該串中之晶片的最高記憶體頻寬。在此等實施例中，第二記憶體晶片106可具有該串中之晶片的次最高記憶體頻寬，使得第一記憶體晶片104具有該串中之晶片的最高記憶體頻寬且第三記憶體晶片108具有該串中之晶片的最低記憶體頻寬。
在一些實施例中，第一記憶體晶片104為或包括DRAM晶片。在一些實施例中，第一記憶體晶片104為或包括NVRAM晶片。在一些實施例中，第二記憶體晶片106為或包括DRAM晶片。在一些實施例中，第二記憶體晶片106為或包括NVRAM晶片。在一些實施例中，第三記憶體晶片108為或包括DRAM晶片。在一些實施例中，第三記憶體晶片108為或包括NVRAM晶片。且在一些實施例中，第三記憶體晶片108為或包括快閃記憶體晶片。
在具有一或多個DRAM晶片之實施例中，DRAM晶片可包括用於命令及位址解碼之邏輯電路以及DRAM之記憶體單元的陣列。再者，本文中所描述之DRAM晶片可包括用於傳入及/或傳出資料之快取記憶體或緩衝記憶體。在一些實施例中，實施快取記憶體或緩衝記憶體之記憶體單元可不同於代管快取記憶體或緩衝記憶體之晶片上的DRAM單元。舉例而言，在DRAM晶片上實施快取記憶體或緩衝記憶體之記憶體單元可為SRAM之記憶體單元。
在具有一或多個NVRAM晶片之實施例中，NVRAM晶片可包括用於命令及位址解碼之邏輯電路以及NVRAM之記憶體單元(諸如，3D XPoint記憶體之單元)的陣列。再者，本文中所描述之NVRAM晶片可包括用於傳入及/或傳出資料之快取記憶體或緩衝記憶體。在一些實施例中，實施快取記憶體或緩衝記憶體之記憶體單元可不同於代管快取記憶體或緩衝記憶體之晶片上的NVRAM單元。舉例而言，在NVRAM晶片上實施快取記憶體或緩衝記憶體之記憶體單元可為SRAM之記憶體單元。
在一些實施例中，NVRAM晶片可包括非揮發性記憶體胞元之交叉點陣列。非揮發性記憶體之交叉點陣列可結合可堆疊交叉柵格資料存取陣列基於體電阻之改變而執行位元儲存。另外，與許多基於快閃記憶體之記憶體相比，交叉點非揮發性記憶體可執行就地寫入操作，其中可在先前未抹除非揮發性記憶體胞元之情況下程式化該非揮發性記憶體胞元。
如本文中所提及，NVRAM晶片可為或包括交叉點儲存器及記憶體裝置(例如，3D XPoint記憶體)。交叉點記憶體裝置使用無電晶體記憶體元件，其中之每一者具有堆疊在一起作為一行之記憶體胞元及選擇器。記憶體元件行經由兩個垂直導線分層連接，其中一個分層在記憶體元件行上方且另一分層在記憶體元件行下方。可在兩個層中之每一者上的一條導線之交叉點處個別地選擇每一記憶體元件。交叉點記憶體裝置為快速且非揮發性的，且可用作統一記憶體集區以供處理及儲存。
在具有一或多個快閃記憶體晶片之實施例中，快閃記憶體晶片可包括用於命令及位址解碼之邏輯電路以及快閃記憶體之記憶體單元(諸如，NAND型快閃記憶體之單元)的陣列。再者，本文中所描述之快閃記憶體晶片可包括用於傳入及/或傳出資料之快取記憶體或緩衝記憶體。在一些實施例中，實施快取記憶體或緩衝記憶體之記憶體單元可不同於代管快取記憶體或緩衝記憶體之晶片上的快閃記憶體單元。舉例而言，在快閃記憶體晶片上實施快取記憶體或緩衝記憶體之記憶體單元可為SRAM之記憶體單元。
又舉例而言，記憶體晶片串之實施例可包括DRAM至DRAM至NVRAM，或DRAM至NVRAM至NVRAM，或DRAM至快閃記憶體至快閃記憶體；然而，DRAM至NVRAM至快閃記憶體可提供將記憶體晶片串彈性化的地供應為多階層記憶體之更有效解決方案。
再者，出於本揭露的目的，應理解，DRAM、NVRAM、3D XPoint記憶體及快閃記憶體為用於個別記憶體單元之技術，且用於本文中所描述之記憶體晶片中之任一者的記憶體晶片可包括用於命令及位址解碼之邏輯電路以及DRAM、NVRAM、3D XPoint記憶體或快閃記憶體之記憶體單元的陣列。舉例而言，本文中所描述之DRAM晶片包括用於命令及位址解碼之邏輯電路以及DRAM之記憶體單元的陣列。舉例而言，本文中所描述之NVRAM晶片包括用於命令及位址解碼之邏輯電路以及NVRAM之記憶體單元的陣列。舉例而言，本文中所描述之快閃記憶體晶片包括用於命令及位址解碼之邏輯電路以及快閃記憶體之記憶體單元的陣列。
再者，用於本文中所描述之記憶體晶片中之任一者的記憶體晶片可包括用於傳入及/或傳出資料之快取記憶體或緩衝記憶體。在一些實施例中，實施快取記憶體或緩衝記憶體之記憶體單元可不同於代管快取記憶體或緩衝記憶體之晶片上的單元。舉例而言，實施快取記憶體或緩衝記憶體之記憶體單元可為SRAM之記憶體單元。
圖2說明根據本揭露之一些實施例的經組態以提供多階層記憶體之彈性化的供應的實例記憶體系統100及處理器晶片202。在圖2中，處理器晶片202直接接線(例如，參見佈線204)至第一記憶體晶片104且經組態以直接與第一記憶體晶片互動。
在一些實施例中，處理器晶片202包括或為SoC。本文中所描述之SoC可為或包括整合運算裝置之任何兩個或多於兩個組件的積體電路或晶片。兩個或多於兩個組件可包括中央處理單元(CPU)、圖形處理單元(GPU)、記憶體、輸入/輸出埠及輔助儲存器中之至少一或多者。舉例而言，本文中所描述之SoC亦可在單個電路晶粒上包括CPU、GPU、圖形及記憶體介面、硬碟、USB連接性、隨機存取記憶體、唯讀記憶體、輔助儲存器或其任何組合。再者，在處理器晶片202為SoC之情況下，SoC至少包括CPU及/或GPU。
對於本文中所描述之SoC，兩個或多於兩個組件可嵌入於單個基板或微晶片(晶片)上。一般而言，SoC與基於主機板之習知架構的不同之處在於，SoC將其所有組件整合至單個積體電路中；而主機板容納及連接可拆卸或可替換組件。因為兩個或多於兩個組件整合於單個基板或晶片上，所以SoC比具有等效功能性之多晶片設計消耗更少功率且佔據小得多之面積。因此，在一些實施例中，本文中所描述之記憶體系統可與行動運算裝置(諸如，智慧型手機)、嵌入式系統及物聯網裝置中之SoC連接或為該等SoC之一部分。
處理器晶片202可經組態以組態用於第二記憶體晶片106之快取記憶體114。處理器晶片202亦可經組態以藉由將對應資料寫入至第一記憶體晶片104中來組態快取記憶體114之位置及大小。處理器晶片202亦可經組態以藉由將對應資料寫入至第一記憶體晶片104中來組態快取記憶體原則參數。
再者，處理器晶片202可經組態以組態用於第三記憶體晶片108之緩衝器116及/或用於第三記憶體晶片之邏輯至實體映射118。處理器晶片202亦可經組態以藉由將對應資料寫入至第一記憶體晶片104中來組態緩衝器116之位置及大小。處理器晶片202亦可經組態以藉由將對應資料寫入至第一記憶體晶片104中來組態邏輯至實體映射118之位置及大小。
圖3說明根據本揭露之一些實施例的經組態以提供多階層記憶體之彈性化的供應的實例記憶體系統100及記憶體控制器晶片302。在圖3中，記憶體控制器晶片302直接接線(例如，參見佈線304)至第一記憶體晶片104，且經組態以直接與第一記憶體晶片互動。
在一些實施例中，記憶體控制器晶片302包括或為SoC。此SoC可為或包括整合運算裝置之任何兩個或多於兩個組件的積體電路或晶片。兩個或多於兩個組件可包括分開的記憶體、輸入/輸出埠及分開的輔助儲存器中之至少一或多者。舉例而言，SoC可在單個電路晶粒上包括記憶體介面、硬碟、USB連接性、隨機存取記憶體、唯讀記憶體、輔助儲存器或其任何組合。再者，在記憶體控制器晶片302為SoC之情況下，SoC至少包括資料處理單元。
記憶體控制器晶片302可經組態以組態用於第二記憶體晶片106之快取記憶體114。記憶體控制器晶片302亦可經組態以藉由將對應資料寫入至第一記憶體晶片104中來組態快取記憶體114之位置及大小。記憶體控制器晶片302亦可經組態以藉由將對應資料寫入至第一記憶體晶片104中來組態快取記憶體原則參數。
再者，記憶體控制器晶片302可經組態以組態用於第三記憶體晶片108之緩衝器116及/或用於第三記憶體晶片之邏輯至實體映射118。記憶體控制器晶片302亦可經組態以藉由將對應資料寫入至第一記憶體晶片104中來組態緩衝器116之位置及大小。記憶體控制器晶片302亦可經組態以藉由將對應資料寫入至第一記憶體晶片104中來組態邏輯至實體映射118之位置及大小。
圖4說明根據本揭露之一些實施例的經組態以提供多階層記憶體之彈性化的供應的實例記憶體系統400，該多階層記憶體具有各自包括多個記憶體晶片之層。記憶體系統400包括記憶體晶片之群組的串402。記憶體晶片之群組的串402包括記憶體晶片之第一群組，其包括第一類型之記憶體晶片(例如，參見記憶體晶片404a及404b，其為相同類型的晶片)。記憶體晶片之群組的串402包括記憶體晶片之第二群組，其包括第一類型之記憶體晶片或第二類型之記憶體晶片(例如，參見記憶體晶片406a及406b，其為相同類型之晶片)。記憶體晶片之群組的串402亦包括記憶體晶片之第三群組，其包括第一類型之記憶體晶片、第二類型之記憶體晶片或第三類型之記憶體晶片(例如，參見記憶體晶片408a及408b，其為相同類型之晶片)。第一類型之記憶體晶片可為或包括DRAM晶片。第二類型之記憶體晶片可為或包括NVRAM晶片。第三類型之記憶體晶片可為或包括快閃記憶體晶片。
再者，如圖4中所展示，記憶體晶片之第一群組中的晶片經由佈線424直接接線至記憶體晶片之第二群組中的晶片，且經組態以直接與記憶體晶片之第二群組中的晶片中之一或多者互動。再者，如圖4中所展示，記憶體晶片之第二群組中的晶片經由佈線426直接接線至記憶體晶片之第三群組中的晶片，且經組態以直接與記憶體晶片之第三群組中的晶片中之一或多者互動。
再者，如圖4中所展示，記憶體晶片之第一群組中的每一晶片包括用於記憶體晶片之第二群組的快取記憶體(例如，參見快取記憶體414)。且記憶體晶片之第二群組中的每一晶片包括用於記憶體晶片之第三群組的緩衝器416以及用於記憶體晶片之第三群組的邏輯至實體映射418。
在一些實施例中，記憶體晶片(例如，參見記憶體晶片408a及408b)之第三群組中的每一晶片相對於記憶體晶片之群組的串402中之其他晶片可具有最低記憶體頻寬。在一些實施例中，記憶體晶片(例如，參見記憶體晶片404a及404b)之第一群組中的每一晶片相對於記憶體晶片之群組的串402中之其他晶片可具有最高記憶體頻寬。在此等實施例中，記憶體晶片(例如，參見記憶體晶片406a及406b)之第二群組中的每一晶片相對於記憶體晶片之群組的串402中之其他晶片可具有次最高記憶體頻寬，使得記憶體晶片之第一群組中的每一晶片具有最高記憶體頻寬且記憶體晶片之第三群組中的每一晶片具有最低記憶體頻寬。
在一些實施例中，記憶體晶片(例如，參見記憶體晶片404a及404b)之第一群組可包括DRAM晶片或NVRAM晶片。在一些實施例中，記憶體晶片(例如，參見記憶體晶片406a及406b)之第二群組可包括DRAM晶片或NVRAM晶片。在一些實施例中，記憶體晶片(例如，參見記憶體晶片408a及408b)之第三群組可包括DRAM晶片、NVRAM晶片或快閃記憶體晶片。
如圖1至圖4中所展示，本揭露係有關於記憶體晶片串(例如，參見圖1至圖3中所展示之記憶體晶片串102或圖4中所展示之記憶體晶片之群組的串402)之彈性化的供應。且記憶體晶片串之彈性化的供應形成記憶體(例如，參見圖2中所展示之記憶體系統100或圖4中所展示之記憶體系統400)。
本文中所揭露之諸如記憶體系統100或400的記憶體系統可為其自身的設備或在其自身的封裝內。
在一些實施例中，本文中所揭露之諸如記憶體系統100或400的記憶體系統可與處理器晶片或SoC (例如，參見圖2)組合，且用於處理器晶片或SoC。當與處理器晶片或SoC組合且用於處理器晶片或SoC時，記憶體系統及處理器晶片或SoC可為單個設備之部分及/或組合成單個封裝。
再者，在一些實施例中，本文中所揭露之諸如記憶體系統100或400的記憶體系統可與記憶體控制器晶片(例如，參見圖3)組合。當與記憶體控制器晶片組合時，記憶體系統及記憶體控制器晶片可為單個設備之部分及/或組合成單個封裝。替代地，晶片串中之每一晶片或至少第一記憶體晶片及第二記憶體晶片可包括將類似功能性提供至圖3中所展示之記憶體控制器晶片的各別記憶體控制器。
自接線至記憶體(例如，參見圖2中所展示之處理器晶片202)或記憶體控制器晶片(例如，參見圖3中所展示之記憶體控制器晶片302)的處理器晶片或SoC之視角，記憶體之記憶體晶片串不會呈現為不同於單個記憶體晶片實施方案；然而，藉由彈性化的供應，達成使用記憶體晶片串之益處。在此等實施例中，處理器晶片或SoC或記憶體控制器晶片可直接接線(例如，參見圖2中所展示之佈線204或圖3中所展示之佈線304)至記憶體晶片串102中之第一記憶體晶片(例如，參見第一記憶體晶片104)且可與第一記憶體晶片互動，而無需感知該串中在第一記憶體晶片下游之記憶體晶片(例如，參見在第一記憶體晶片104下游之第二記憶體晶片106及第三記憶體晶片108)。
在記憶體(例如，參見記憶體系統100或400)中，第一記憶體晶片(例如，參見第一記憶體晶片104，或記憶體晶片404a或404b中之一者)可直接接線至第二記憶體晶片(例如，參見第二記憶體晶片106，或記憶體晶片406a或406b中之一者)且可與第二記憶體晶片互動，使得處理器晶片、SoC或記憶體控制器晶片(例如，參見處理器晶片202及記憶體控制器晶片302)獲得第一記憶體晶片及第二記憶體晶片之串的益處而無需感知第二記憶體晶片。且第二記憶體晶片(例如，參見第二記憶體晶片106，或記憶體晶片406a或406b中之一者)可直接接線至第三記憶體晶片(例如，參見第三記憶體晶片108，或記憶體晶片408a或408b中之一者)等，使得處理器晶片、SoC或記憶體控制器晶片獲得多個記憶體晶片之串(例如，參見記憶體晶片串102或記憶體晶片之群組的串402)的益處而無需感知在第一記憶體晶片下游之多個記憶體晶片且與該多個記憶體晶片互動。再者，在一些實施例中，串中之每一晶片感知該串中緊接在上游之晶片及緊接在下游之晶片且與該等晶片互動，而無需感知該串中在更上游或更下游之晶片。
如所提及，藉由彈性化的供應，可達成使用具有記憶體層階之記憶體晶片串的益處。因此，例如，在一些實施例中，串中之第一記憶體晶片(例如，參見第一記憶體晶片104)可為記憶體中具有最高記憶體頻寬之晶片。該串中緊接在第一晶片下游之第二記憶體晶片(例如，參見第二記憶體晶片106)可為記憶體之具有次最高記憶體頻寬的晶片(其可具有其他益處，諸如比第一晶片更便宜地製造或比第一晶片更可靠且持久地儲存資料)。該串中緊接在第二晶片下游之第三記憶體晶片(例如，參見第三記憶體晶片108)(或該串中之最終下游晶片，其中該串具有多於三個記憶體晶片)可具有最低記憶體頻寬。在此等實例中，第三記憶體晶片(或在具有多於三個記憶體晶片之其他實例中為最終下游晶片)可為用於儲存資料之最具成本效益的晶片或最可靠或持久的晶片。
在一些實施例中，該串中之第一記憶體晶片可為DRAM晶片。在此等實施例中，該串中緊接在第一晶片下游之第二記憶體晶片可為NVRAM晶片(例如，3D XPoint記憶體晶片)。且在此等實施例中，該串中緊接在第二晶片下游之第三記憶體晶片可為快閃記憶體晶片(例如，NAND型快閃記憶體晶片)。
如所提及，出於理解此處所揭露之記憶體晶片串的彈性化的供應起見，實例常常涉及記憶體晶片之三晶片串(例如，參見圖1至圖3中所展示之記憶體晶片串102及圖4中所展示之記憶體晶片之群組的串402)；然而，應理解，記憶體晶片串可包括多於三個記憶體晶片或多於三個晶片群組，其中群組中之每一者為晶片層。
如所提及，記憶體晶片串之一些實施例可包括：DRAM記憶體晶片，其為該串中之第一晶片；NVRAM晶片，其為該串中之第二晶片；及快閃記憶體晶片(例如，NAND型快閃記憶體晶片)，其為該串中之第三晶片且可用作該串中之大容量記憶體晶片。在此等實施例中且在具有記憶體晶片類型之其他配置的其他實施例中，記憶體晶片串中之晶片中之每一者經由佈線(例如，PCIe或SATA)連接至緊接在下游及/或上游之晶片。記憶體晶片串中之晶片之間的連接中之每一者可與佈線依序地連接，且該等連接可彼此分開(例如，參見佈線124及126以及佈線424及426)。再者，記憶體晶片串中之每一晶片可包括用於連接至該串中之上游晶片及/或下游晶片的一或多個接腳集合(例如，參見圖1中所描繪之接腳集合132、134、136及138)。在一些實施例中，記憶體晶片串(例如，參見記憶體晶片串102或記憶體晶片之群組的串402)中之每一晶片可包括密封於IC封裝內之單個IC。在此等實施例中，IC封裝可包括封裝之邊界上的接腳集合(諸如，接腳集合132、134、136及138)。
用於處理器晶片或SoC之記憶體的記憶體晶片串中之第一記憶體晶片(例如，DRAM晶片)可包括可諸如藉由處理器晶片或SoC組態為用於該串中之第二記憶體晶片(例如，NVRAM晶片)之快取記憶體(例如，參見用於第二記憶體晶片之快取記憶體114)的部分。第一記憶體晶片中之記憶體單元之一部分可用作用於第二記憶體晶片之快取記憶體。
用於處理器晶片或SoC之記憶體的記憶體晶片串中之第二記憶體晶片可包括可諸如藉由第一記憶體晶片直接地且藉由處理器晶片或SoC間接地組態為用於存取記該串中之第三記憶體晶片(例如，快閃記憶體晶片)之緩衝器(例如，參見用於第三記憶體晶片之緩衝器116)的部分。第二記憶體晶片中之記憶體單元之一部分可用作用於存取第三記憶體晶片之緩衝器。再者，第二記憶體晶片可包括可諸如藉由第一記憶體晶片直接地且藉由處理器晶片或SoC間接地組態為用於邏輯至實體位址映射之表(邏輯至實體表)或一般組態為邏輯至實體位址映射(例如，參見邏輯至實體映射118)的部分。第二記憶體晶片中之記憶體單元之一部分可用於邏輯至實體位址映射。
用於處理器晶片或SoC之記憶體的記憶體晶片串中之第三記憶體晶片可包括控制器(例如，參見控制器128)，該控制器可使用第二記憶體晶片中之邏輯至實體位址映射以管理第三記憶體晶片之轉譯層(例如，快閃轉譯層功能)(例如，參見轉譯層130)。第三記憶體晶片之轉譯層可包括邏輯至實體位址映射，諸如第二記憶體晶片中之邏輯至實體位址映射的複本或導出項。
再者，在一些實施例中，連接至記憶體之處理器晶片或SoC (例如，參見處理器晶片202)可藉由將資料寫入至第一記憶體晶片(例如，參見第一記憶體晶片104)中來組態第一記憶體晶片中之快取記憶體的位置及大小、第二記憶體晶片中之緩衝器及邏輯至實體位址映射以及第一晶片中之快取記憶體原則參數(例如，直寫對比寫回)。且藉由處理器晶片或SoC進行之前述組態及設定可委派給第二資料處理晶片，使得自處理器晶片或SoC (例如，參見圖3中所展示之記憶體控制器晶片302)移除此等任務。舉例而言，具有記憶體晶片串之記憶體可具有與處理器晶片或SoC分開之專用控制器，該控制器經組態以為記憶體(例如，參見記憶體控制器晶片302)提供及控制前述組態及設定。
出於本揭露的目的，應理解，記憶體晶片串中之記憶體晶片可由類似記憶體晶片之群組替換，使得該串包括類似晶片之群組的串(例如，參見圖4中所展示之記憶體晶片之群組的串402)。在此等實例中，類似晶片之每一群組為串中之節點。再者，在一些實施例中，記憶體晶片串之節點可由單晶片節點及多晶片節點(圖式中未描繪)之組合構成。舉例而言，在記憶體晶片串中，第一記憶體晶片(例如，DRAM晶片)可由類似記憶體晶片之群組(例如，DRAM晶片之群組)替換，第二記憶體晶片(例如，NVRAM晶片)可由類似記憶體晶片之群組(例如，NVRAM晶片之群組)替換，第三記憶體晶片(例如，快閃記憶體晶片)可由類似記憶體晶片之群組(例如，快閃記憶體晶片之群組)替換，或其某一組合。
圖5說明根據本揭露之一些實施例的實例運算裝置500之實例部分。運算裝置500可經由如圖5中所展示之電腦網路502通信耦接至其他運算裝置。運算裝置500至少包括匯流排504、處理器506 (諸如，CPU及/或圖2中所展示之處理器晶片202)、主記憶體508、網路介面510及資料儲存系統512。匯流排504通信耦接處理器506、主記憶體508、網路介面510及資料儲存系統512。運算裝置500包括電腦系統，該電腦系統至少包括經由匯流排504 (其可包括多個匯流排及佈線)彼此通信的處理器506、主記憶體508 (例如，唯讀記憶體(ROM)、快閃記憶體、諸如同步DRAM (SDRAM)或Rambus DRAM (RDRAM)之DRAM、NVRAM、SRAM等)及資料儲存系統512。
主記憶體508可包括圖1中所描繪之記憶體系統100。再者，主記憶體508可包括圖4中所描繪之記憶體系統400。在一些實施例中，資料儲存系統512可包括圖1中所描繪之記憶體系統100。且資料儲存系統512可包括圖4中所描繪之記憶體系統400。
處理器506可表示一或多個通用處理裝置，諸如微處理器、中央處理單元或其類似者。處理器506可為或包括圖2中所描繪之處理器202。處理器506可為複雜指令集運算(CISC)微處理器、精簡指令集運算(RISC)微處理器、超長指令字(VLIW)微處理器，或實施其他指令集之處理器，或實施指令集之組合的處理器。處理器506亦可為一或多個專用處理裝置，諸如特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)、數位信號處理器(DSP)、網路處理器、記憶體中處理器(PIM)或其類似者。處理器506可經組態以執行用於執行本文中所論述之操作及步驟的指令。處理器506可進一步包括諸如網路介面510之網路介面裝置以經由諸如網路502之一或多個通信網路通信。
資料儲存系統512可包括機器可讀儲存媒體(亦稱為電腦可讀媒體)，其上儲存有體現本文中所描述之方法或功能中之任何一或多者的一或多個指令集或軟體。該等指令在其藉由電腦系統執行期間亦可完全或至少部分地駐存於主記憶體508內及/或處理器506內，主記憶體508及處理器506亦構成機器可讀儲存媒體。
雖然記憶體、處理器及資料儲存部分在實例實施例中展示成各自為單個部分，但每一部分應被視為包括可儲存指令且執行其各別操作之單個部分或多個部分。術語「機器可讀儲存媒體」亦應被視為包括能夠儲存或編碼指令集以供機器執行且使機器執行本揭露之方法中之任何一或多者的任何媒體。術語「機器可讀儲存媒體」將相應地被視為包括但不限於固態記憶體、光學媒體及磁性媒體。
在前文的說明書中，本揭露之實施例已參考其特定實例實施例進行了描述。將顯而易見，可對其進行各種修改，而不脫離如以下申請專利範圍中所闡述的本揭露之實施例的更廣泛精神及範圍。因此，應在說明性意義上而非限制性意義上看待說明書及圖式。
100:記憶體系統 102:記憶體晶片串 104:第一記憶體晶片 106:第二記憶體晶片 108:第三記憶體晶片 114:快取記憶體 116:緩衝器 118:邏輯至實體映射 124:佈線 126:佈線 128:控制器 130:轉譯層 132:接腳集合 134:接腳集合 136:接腳集合 138:接腳集合 202:處理器晶片 204:佈線 302:記憶體控制器晶片 304:佈線 402:記憶體晶片之群組的串 404a:記憶體晶片 404b:記憶體晶片 406a:記憶體晶片 406b:記憶體晶片 408a:記憶體晶片 408b:記憶體晶片 414:快取記憶體 416:緩衝器 418:邏輯至實體映射 424:佈線 426:佈線 500:運算裝置 502:電腦網路 504:匯流排 506:處理器 508:主記憶體 510:網路介面 512:資料儲存系統
將自下文所給出之詳細描述及自本揭露之各種實施例的附圖更充分地理解本揭露。
圖1說明根據本揭露之一些實施例的經組態以提供多階層記憶體之彈性化的供應的實例記憶體系統。
圖2說明根據本揭露之一些實施例的經組態以提供多階層記憶體之彈性化的供應的實例記憶體系統及處理器晶片。
圖3說明根據本揭露之一些實施例的經組態以提供多階層記憶體之彈性化的供應的實例記憶體系統及記憶體控制器晶片。
圖4說明根據本揭露之一些實施例的經組態以提供多階層記憶體之彈性化的供應的實例記憶體系統，該多階層記憶體具有各自包括多個記憶體晶片之層。
圖5說明根據本揭露之一些實施例的實例運算裝置之實例部分。
100:記憶體系統
102:記憶體晶片串
104:第一記憶體晶片
106:第二記憶體晶片
108:第三記憶體晶片
114:快取記憶體
116:緩衝器
118:邏輯至實體映射
124:佈線
126:佈線
128:控制器
130:轉譯層
132:接腳集合
134:接腳集合
136:接腳集合
138:接腳集合

Claims (20)

  1. 一種系統，其包含： 一記憶體之一記憶體晶片串中的一第一記憶體晶片； 該記憶體晶片串中之一第二記憶體晶片；及 該記憶體晶片串中之一第三記憶體晶片， 其中該第一記憶體晶片直接接線至該第二記憶體晶片且經組態以直接與該第二記憶體晶片互動， 其中該第二記憶體晶片直接接線至該第三記憶體晶片且經組態以直接與該第三記憶體晶片互動， 其中該第一記憶體晶片包含用於該第二記憶體晶片之一快取記憶體，且 其中該第二記憶體晶片包含用於該第三記憶體晶片之一緩衝器。
  2. 如請求項1之系統，其中該第二記憶體晶片包含用於該第三記憶體晶片之邏輯至實體映射。
  3. 如請求項2之系統，其進一步包含一處理器晶片，其中該處理器晶片直接接線至該第一記憶體晶片且經組態以直接與該第一記憶體晶片互動。
  4. 如請求項3之系統，其中該處理器晶片為一系統單晶片(SoC)。
  5. 如請求項3之系統，其中該處理器晶片經組態以組態用於該第二記憶體晶片之該快取記憶體。
  6. 如請求項5之系統，其中該處理器晶片經組態以： 藉由將對應資料寫入至該第一記憶體晶片中來組態該快取記憶體之位置及大小；及 藉由將對應資料寫入至該第一記憶體晶片中來組態快取記憶體原則參數。
  7. 如請求項3之系統，其中該處理器晶片經組態以組態用於該第三記憶體晶片之該緩衝器及用於該第三記憶體晶片之該邏輯至實體映射。
  8. 如請求項7之系統，其中該處理器晶片經組態以： 藉由將對應資料寫入至該第一記憶體晶片中來組態該緩衝器之位置及大小；及 藉由將對應資料寫入至該第一記憶體晶片中來組態該邏輯至實體映射之位置及大小。
  9. 如請求項1之系統，其中該第三記憶體晶片具有該記憶體晶片串中之該等記憶體晶片的一最低記憶體頻寬。
  10. 如請求項9之系統，其中該第一記憶體晶片具有該串中之該等晶片的一最高記憶體頻寬，且其中該第二記憶體晶片具有該記憶體晶片串中之該等記憶體晶片的一次高記憶體頻寬。
  11. 如請求項1之系統，其中該第一記憶體晶片為一動態隨機存取記憶體(DRAM)晶片。
  12. 如請求項11之系統，其中該第二記憶體晶片為一非揮發性隨機存取記憶體(NVRAM)晶片。
  13. 如請求項12之系統，其中該第三記憶體晶片為一快閃記憶體晶片。
  14. 一種系統，其包含： 一記憶體之一記憶體晶片串中的一第一記憶體晶片； 該記憶體晶片串中之一第二記憶體晶片；及 該記憶體晶片串中之一第三記憶體晶片， 其中該第一記憶體晶片直接接線至該第二記憶體晶片且經組態以直接與該第二記憶體晶片互動， 其中該第二記憶體晶片直接接線至該第三記憶體晶片且經組態以直接與該第三記憶體晶片互動， 其中該第一記憶體晶片包含用於該第二記憶體晶片之一快取記憶體， 其中該第二記憶體晶片包含用於該第三記憶體晶片之一緩衝器，且 其中該第二記憶體晶片包含用於該第三記憶體晶片之邏輯至實體映射。
  15. 如請求項14之系統，其進一步包含一處理器晶片，其中該處理器晶片直接接線至該第一記憶體晶片且經組態以直接與該第一記憶體晶片互動。
  16. 如請求項15之系統，其中該處理器晶片為一系統單晶片(SoC)。
  17. 如請求項15之系統，其中該處理器晶片經組態以組態用於該第二記憶體晶片之該快取記憶體。
  18. 如請求項17之系統，其中該處理器晶片經組態以： 藉由將對應資料寫入至該第一記憶體晶片中來組態該快取記憶體之位置及大小；及 藉由將對應資料寫入至該第一記憶體晶片中來組態快取記憶體原則參數。
  19. 如請求項15之系統，其中該處理器晶片經組態以組態用於該第三記憶體晶片之該緩衝器及用於該第三記憶體晶片之該邏輯至實體映射。
  20. 一種系統，其包含： 一記憶體之一記憶體晶片串中的一第一記憶體晶片； 該記憶體晶片串中之一第二記憶體晶片； 該記憶體晶片串中之一第三記憶體晶片；及 一處理器晶片， 其中該第一記憶體晶片直接接線至該第二記憶體晶片且經組態以直接與該第二記憶體晶片互動， 其中該第二記憶體晶片直接接線至該第三記憶體晶片且經組態以直接與該第三記憶體晶片互動， 其中該處理器晶片直接接線至該第一記憶體晶片且經組態以直接與該第一記憶體晶片互動，且 其中該處理器晶片經組態以組態該第一記憶體晶片中用於該第二記憶體晶片之一快取記憶體。
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