CN114503434A - 数模转换器 - Google Patents

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CN114503434A CN202080065834.4A CN202080065834A CN114503434A CN 114503434 A CN114503434 A CN 114503434A CN 202080065834 A CN202080065834 A CN 202080065834A CN 114503434 A CN114503434 A CN 114503434A
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Abstract

数模转换器(DAC)包括：多个DAC晶体管器件，具有输入侧和输出侧，输入侧被配置为基于数字输入信号而被选择性地耦合到系统电压并且输出侧被配置为提供模拟输出信号；与DAC晶体管器件的输入侧耦合的多个非DAC晶体管器件，非DAC晶体管器件被配置为可变电阻；以及被配置为调整非DAC晶体管器件的偏置的控制电路。

Description

数模转换器
优先权要求
本申请要求于2019年9月20日提交的题为“DIGITAL-TO-ANALOG CONVERTER”的非临时申请No.16/577,074的优先权，该申请已转让给本申请的受让人，并且在此通过引用明确并入本文。
技术领域
本公开总体上涉及电子器件，并且更具体地涉及数模转换器。
背景技术
无线通信设备和技术正变得越来越普遍。无线通信设备通常发射和接收通信信号。通信信号通常由各种不同的组件和电路处理。处理通信信号的电路之一是锁相环(PLL)。PLL是比较两个不同信号的相位和/或频率并生成表示在两个比较信号之间的相位和/或频率差的误差信号的设备。当两个信号具有不同的相位和/或频率时，两个信号之间的相位和/或频率差是不断变化的。误差信号然后被用来控制环路的相位和/或频率，使得当两个信号之间的相位和/或频率差固定时，两个信号处于相同的相位和/或频率。数字PLL(DPLL)通常包括相位检测器和/或频率比较器或检测器、可以基于控制电压或电流信号调整PLL频率的数控振荡器(DCO)、滤波器电路、反馈电路，并且可以包括其他电路，诸如缓冲器电路等。DCO可以包括数模转换器(DAC)和振荡器。
术语“5G”指代不断发展的无线通信技术。一种不断发展的技术能够在比LTE更高的频率(诸如毫米波(mmw)频率)上进行通信。例如，毫米波信号是那些在极高频率(诸如20-30吉赫(GHz)及更高频率)下操作的信号。被设计为以毫米波频率操作的PLL可能需要满足严格的设计和/或性能规范。PLL中包括的DCO同样可能具有严格的设计和/或性能规范。期望提供具有良好性能的DAC。
发明内容
所附权利要求范围内的系统、方法和设备的各种实现方式各自具有若干方面，其中没有一个单独负责本文所述的期望属性。在不限制所附权利要求的范围的情况下，本文描述了一些突出特征。
本说明书中描述的主题的一个或多个实现方式的细节在附图和以下描述中阐述。其他特征、方面和优点将从描述、附图和权利要求中变得显而易见。注意，以下附图的相对尺寸可能未按比例绘制。
本公开的一个方面提供了数模转换器(DAC)，数模转换器(DAC)包括：多个DAC晶体管器件，其具有输入侧和输出侧，输入侧被配置为基于数字输入信号而被选择性地耦合到系统电压，并且输出侧被配置为提供模拟输出信号；与DAC晶体管器件的输入侧耦合的多个非DAC晶体管器件，非DAC晶体管器件被配置为可变电阻；以及被配置为调整非DAC晶体管器件的偏置的控制电路。
本公开的另一方面提供了用于操作数模转换器(DAC)的方法，方法包括：在数模转换器(DAC)的输入侧处提供可变电阻；向控制电路提供指示电压余量的信号；以及使用控制电路调整可变电阻。
本公开的另一方面提供设备，设备包括：用于在数模转换器(DAC)的输入侧处提供可变电阻的装置；用于提供指示电压余量的信号的装置；以及用于基于指示电压余量的信号来调整可变电阻的装置。
本公开的另一方面提供了锁相环(PLL)电路，锁相环(PLL)电路包括：被配置为提供控制信号的相位检测器；被配置为接收控制信号并且提供经滤波的电压信号的滤波器；以及被配置为接收经滤波的电压信号的数控振荡器(DCO)，DCO具有数模转换器(DAC)电路和环形振荡器。DAC电路包括：多个DAC晶体管器件，其输入侧被耦合到滤波器的输出并且其输出侧被耦合到环形振荡器；以及与DAC晶体管器件的输入侧耦合的多个非DAC晶体管器件，非DAC晶体管器件被配置为可变电阻。
附图说明
在附图中，除非另有说明，否则相同的附图标记在各个视图中指代相同的部分。对于具有诸如“102a”或“102b”的字母字符指定的附图标记，字母字符指定可以区分同一图中存在的两个相似部分或元素。当附图标记旨在涵盖所有附图中具有相同附图标记的所有部分时，可以省略附图标记的字母字符指定。
图1是示出与无线通信系统进行通信的无线设备的图。
图2是示出可以实现本公开的示例性技术的无线设备的框图。
图3是PLL电路的简化框图。
图4是更详细示出图3的DCO的示例性实施例的示意图。
图5是图3或图4的DCO的示例性实施例的详细示意图。
图6是图5的数控振荡器(DCO)的示例性实施例的详细示意图，数控振荡器(DCO)包括图5的操作条件电路的示例性实施例。
图7是DCO的示例性实施例的示意图，更详细示出了图6的操作条件电路的示例性实施例。
图8是数控振荡器(DCO)的示例性实施例的详细示意图，其类似于图5的DCO，包括图5的操作条件电路的示例性实施例。
图9是DCO的示例性实施例的示意图，更详细示出了图8的操作条件电路的示例性实施例。
图10是数控振荡器(DCO)的示例性实施例的详细示意图，其类似于图5的DCO，包括图5的操作条件电路的示例性实施例。
图11是DCO的示例性实施例的示意图，更详细示出了图9的操作条件电路的示例性实施例。
图12是描述了根据本公开的示例性实施例的DAC电路的操作示例的流程图。
图13是根据本公开的示例性实施例的用于DAC电路的设备的功能框图。
具体实施方式
本文使用词语“示例性”来表示“用作示例、实例或例示”。本文中被描述为“示例性”的任何方面不必被解释为优选于或优于其他方面。
被设计为以mmw频率操作的PLL应满足非常严格的集成相位噪声(IPN)规范，该规范可以包括用于DCO的严格1/f噪声规范和具有宽频率调谐范围的能力。宽调谐范围PLL可以具有例如600MHz至4.5GHz的调谐范围，因此具有宽电流输出范围的DAC也有利于支持PLL的宽频率调谐范围。
DAC可以使用例如金属氧化物半导体(MOS)技术来实现，并且可以是P型(PMOS)或N型(NMOS)或PMOS和NMOS的组合。当使用PMOS技术来实现时，DAC可能会在PLL的输出处产生大量的相位噪声，其中来自PMOS DAC的低偏移频率的主要噪声类型被称为“闪烁噪声”或“1/f噪声。”低偏移频率是指与DAC的载波频率或操作频率有小的频率偏移。闪烁噪声是具有“1/f”功率谱密度的电子噪声。术语“1/f噪声”可以被定义为具有频谱的信号或过程，使得功率谱密度(每个频率间隔的能量或功率)与信号的频率成反比。该噪声通常在较低的偏移频率处较高并且难以滤除。因此，具有宽电流范围和低闪烁噪声的DAC可能是有益的。通过增加包括DAC的晶体管的宽度和长度来使得DAC更大可以减少闪烁噪声。然而，增加整个DAC的宽度和长度可能需要在宽调谐范围PLL中进行代价高昂的折衷，因为通常DAC占据很大的面积来提供宽范围的输出电流。此外，增加这样的已经很大的DAC可能导致不期望的大的所需面积和增加的功耗。
本公开的示例性实施例针对DAC电路。DAC电路可以实现有源负反馈(degeneration)，例如可以减少DAC中的低频1/f噪声。在示例性实施例中，非DAC晶体管器件可以在DAC晶体管器件的输入侧处实现。非DAC晶体管器件可以被实现为在DAC晶体管器件的输入侧处创建可变电阻。非DAC晶体管器件可以被配置为向DAC晶体管器件提供可调的负反馈电阻。非DAC晶体管器件的电阻可以由可以从操作条件电路接收反馈信号的控制电路来控制。操作条件电路可以响应DAC的电流输出和DAC的系统电压电平中的一个或多个。
本文描述了在例如无线设备中的PLL和/或DCO中实现的DAC的实施例。此外，在一些方面描述了用于某些频率范围的DAC。然而，本领域的技术人员将理解，本文的教导可以与可以与任意数目的设备或用途组合实现的DAC一起使用，包括在PLL和DCO之外的用途以及在除了无线设备之外的设备中和/或具有任意数目的不同频率范围。
图1是示出无线设备110与无线通信系统120通信的图。无线通信系统120可以是长期演进(LTE)系统、码分多址(CDMA)系统、全球移动通信系统(GSM)系统、无线局域网(WLAN)系统、5G系统或其他一些无线系统。CDMA系统可以实现宽带CDMA(WCDMA)、CDMA 1X、演进数据优化(EVDO)、时分同步CDMA(TD-SCDMA)或CDMA的一些其他版本。为简单起见，图1示出了包括两个基站130和132以及一个系统控制器140的无线通信系统120。通常，无线通信系统可以包括任意数目的基站和任意网络实体集。
无线设备110也可以被称为用户设备(UE)、移动站、终端、接入终端、订户单元、站等。无线设备110可以是蜂窝电话、智能电话、平板计算机、无线调制解调器、个人数字助理(PDA)、手持设备、膝上型计算机、智能笔记本计算机、上网笔记本计算机、平板计算机、无绳电话、医疗设备、被配置为与一个或更多其他设备(例如借助物联网)连接的设备、无线本地环路(WLL)站、蓝牙设备等。无线设备110可以与无线通信系统120通信。无线设备110还可以接收来自广播站(例如，广播站134)的信号、来自全球导航卫星系统(GNSS)中的一个或多个卫星(例如，卫星150)的信号等。无线设备110可以支持用于无线通信的一个或多个无线电技术，诸如LTE、WCDMA、CDMA 1X、EVDO、TD-SCDMA、GSM、802.11、5G等
无线设备110可以支持例如在一个或多个LTE或5G标准中所描述的载波聚合。在一些实施例中，单个数据流使用载波聚合通过多个载波传输，例如与用于相应数据流的单独载波相对。
无线设备110可以能够以覆盖低于1000兆赫(MHz)的频率的低频带(LB)、覆盖从1000MHz到2300MHz的频率的中频带(MB)和/或覆盖高于2300MHz的频率的高频带(HB)操作。例如，低频带可以覆盖698到960MHz，中频带可以覆盖1475到2170MHz，高频带可以覆盖2300到2690MHz以及3400到3800MHz。低频带、中频带和高频带是指三组频带(或频带组)，每个频带组包括若干频率波段(或者简称为“频带”)。每个频带可以覆盖高达200MHz并且可以包括一个或多个载波。在LTE中，每个载波最多可覆盖20MHz。LTE Release 11支持35频带，被称为LTE/UMTS频带并在3GPP TS 36.101中列出。在LTE Release 11中，无线设备110可以在一个或两个频带中配置多达五个载波。无线设备110还可以以高于3800MHz的频率操作，例如以高达6GHz的频率和/或毫米波频率操作。
无线设备110还可以与无线设备160通信。在示例性实施例中，无线设备160可以是无线接入点，或者包括无线局域网(WLAN)的一部分的另一无线通信设备。WLAN信号的示例性实施例可以包括WiFi或使用例如5GHz到6GHz范围内的未许可通信频谱的其他通信信号。
通常，载波聚合(CA)可以被分为两个类型—带内CA和带间CA。带内CA是指在同一频带内的多个载波上进行操作。带间CA是指在不同频带的多个载波上进行操作。
图2是图示了可以实现本公开的示例性技术的无线设备200的框图。图2示出了收发器220的示例。一般而言，发射器230和接收器250中的信号的调节可以由放大器、滤波器、上变频器、下变频器等的一个或多个级来执行。这些电路块可以不同于图2所示的配置来布置。此外，图2中未示出的其他电路块也可以被用于调节发射器230和接收器250中的信号。除非另有说明，否则图2或附图中的任何其他图中的任何信号都可以是单端的或差分的。图2中的一些电路块也可以被省略。
在图2所示的示例中，无线设备200通常包括收发器220和数据处理器210。数据处理器210可以包括用于存储数据和程序代码的存储器(未示出)并且通常可以包括模拟和数字处理元件，或者可以仅包括数字处理元件。收发器220包括支持双向通信的发射器230和接收器250。通常，无线设备200可以包括用于任何数目的通信系统和频带的任何数目的发射器和/或接收器。收发器220的全部或一部分可以在一个或多个模拟集成电路(IC)、RF IC(RFIC)、混合信号IC等上实现。
发射器或接收器可以利用超外差架构或直接转换架构来实现。在超外差架构中，信号在射频(RF)与基带之间分多级进行频率转换，例如，在一个级中从RF到中频(IF)，然后在接收器的另一级中从IF到基带。在直接转换架构中，信号在一个级中在RF和基带或接近基带之间进行频率转换。超外差和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图2所示的示例中，发射器230和接收器250以直接转换架构实现。
在发射路径中，数据处理器210处理待发射的数据并向发射器230提供同相(I)和正交(Q)模拟输出信号。在示例性实施例中，数据处理器210包括数模转换器(DAC’)214a和214b，用于将数据处理器210生成的数字信号转换为I和Q模拟输出信号，例如I和Q输出电流，以供进一步处理。在其他实施例中，DAC 214a和214b被包括在收发器220中并且数据处理器210以数字方式向收发器220提供数据(例如，用于I和Q)。
在发射器230内，低通滤波器232a和232b分别对I和Q模拟发射信号进行滤波，以去除由先前的数模转换引起的不期望的图像。放大器(Amp)234a和234b分别放大来自低通滤波器232a和232b的信号并提供I和Q基带信号。上变频器240利用来自TX LO信号发生器290的I和Q发射(TX)本地振荡器(LO)信号对I和Q基带信号进行上变频，并提供上变频信号。滤波器242对上变频信号进行滤波，以去除由上变频引起的不期望的图像以及接收频带中的噪声。功率放大器(PA)244放大来自滤波器242的信号，以获得期望的输出功率电平并提供发射RF信号。发射RF信号借助双工器或开关246路由并经由天线248发射。
功率放大器244可以包括一个或多个级，一个或多个级包括例如驱动器级、功率放大器级或其他组件，一个或多个级可以被配置为在一个或多个频带中并且在一个或多个功率水平处的一个或多个频率上放大通信信号。根据各种因素，功率放大器244可以被配置为使用一个或多个偏置信号来操作并且可以被配置为各种拓扑或架构。
在接收路径中，天线248接收通信信号并提供所接收的RF信号，RF信号借助双工器或开关346路由并且被提供给低噪声放大器(LNA)252。双工器246被设计为在特定的RX-TX双工器频率分隔下操作，使得RX信号与TX信号隔离。所接收的RF信号由LNA 252放大并由滤波器254滤波，来获得期望的RF输入信号。下变频混频器261a和261b将滤波器254的输出与来自RX LO信号发生器280的I和Q接收(RX)LO信号(即，LO_I和LO_Q)混频，以生成I和Q基带信号。I和Q基带信号由放大器262a和262b放大并且由低通滤波器264a和264b进一步滤波来获得提供给数据处理器210的I和Q模拟输入信号。在所示的示例性实施例中，数据处理器210包括模数转换器(ADC)216a和216b，用于将模拟输入信号转换为数字信号，以由数据处理器210进一步处理。在一些实施例中，ADC 216a和216b被包括在收发器220中并且以数字方式将数据提供给数据处理器210。
在图2中，TX LO信号发生器290生成用于上变频的I和Q TX LO信号，而RX LO信号发生器280生成用于下变频的I和Q RX LO信号。每个LO信号是具有特定基频的周期性信号。锁相环(PLL)292从数据处理器210接收时序信息并生成用于调整来自LO信号发生器290的TX LO信号的频率和/或相位的控制信号。类似地，PLL 282从数据处理器210接收时序信息并生成用于调整来自LO信号发生器280的RX LO信号的频率和/或相位的控制信号。
无线设备200可以支持CA并且可以(i)接收由一个或多个小区在不同频率的多个下行链路载波上发射的多个下行链路信号和/或(ii)在多个上行链路载波上向一个或多个小区发射多个上行链路信号。然而，本领域技术人员将理解，本文描述的各方面可以在不支持载波聚合的系统、设备和/或架构中实现。
收发器220的某些元件在图2中功能性地示出，并且本文中所示的配置可能表示或可能不表示某些实现方式中的物理设备配置。例如，如上所述，收发器220可以在各种集成电路(IC)、RF IC(RFIC)、混合信号IC等中实现。在一些实施例中，收发器220被实现在基板或板上，诸如具有各种模块的印刷电路板(PCB)上。例如，PA 244、滤波器242和双工器246可以在单独的模块中或作为分立组件实现，而收发器220中所示的其余元件可以在单个收发器芯片中实现。此外，尽管图2图示了I和Q信号，但本领域技术人员将理解，收发器220可以备选地使用极性架构来实现，或者除了正交架构之外还可以包括用于实现极性架构的元件。
本公开的示例性实施例涉及DAC，DAC可以包括有源负反馈并且可以在数控振荡器(DCO)中实现，数控振荡器可以是RX PLL 282和/或TX PLL 292或其他组件的一部分，或者在RX PLL 282和/或TX PLL 292或其他组件中实现。
图3是PLL电路300的简化框图。PLL电路300可以是本文描述的RX PLL 282或TXPLL 292的示例。在示例性实施例中，PLL电路300是数字PLL(DPLL)的示例。然而，应当理解，本文中描述的实施例也可以应用于模拟PLL，以及除了图2的PLL电路之外的PLL电路。为简单起见，本文档通篇使用术语PLL来指代模拟PLL或数字PLL。在示例性实施例中，PLL电路300包括相位检测器(PD)304、滤波器306、数控振荡器(DCO)308和反馈电路，反馈电路可以包括可编程1/N分频器(NDIV)309。在示例性实施例中，滤波器306可以是数字低通滤波器(LPF)并且也可以被称为环路滤波器。
参考频率fref和输入相位φref的输入信号通过连接302被提供给相位检测器304。在示例性实施例中，相位检测器304可以包括相位比较器或者其他电路装置，在由可编程分频器309处理之后，相位比较器或者其他电路装置基于具有频率fout和输出相位φout的输出信号将连接302上的输入信号的相位与连接319上的反馈信号(φdiv)进行比较。相位检测器304比较在连接302与319上的信号相位并且基于在连接302上的信号相位与连接319上的反馈信号相位之间的相位差，在连接313上生成数字化输出dout。相位检测器在连接313上的输出dout然后由数字低通滤波器306进行低通滤波。在示例性实施例中，滤波器306从连接313上的信号dout中去除高频噪声，并且在连接314上提供频率码字(FCW)中包含的一个或多个DAC码。
连接314上的FCW中的DAC码然后被提供给DCO 308，DCO 308提供具有频率fout和输出相位φout的DCO 308的输出信号。DCO 308的输出信号(fout和φout)的频率和相位与输入信号的频率和相位(fref和φref)成正比。fref的输入相位φref和fout的输出相位φout借助反馈路径318进行比较和调整，直到输出相位φout等于输入相位φref为止。可编程分频器309可以由例如图2的数据处理器210编程为提供n分频功能(NDIV)。PLL电路300以三个级操作，三个级是自由运行、捕获和锁相。
在示例性实施例中，相位检测器304可以是相位比较器电路，其比较输入相位φref和连接319处的分频DCO时钟的相位(φdiv)，并产生数字化输出dout，数字化输出dout与在输入相位φref与分频DCO时钟相位φdiv之间的相位差成比例。
在示例性实施例中，滤波器306衰减相位检测器304的输出中的高频噪声，从而有助于控制PLL电路300的动态特性。动态特性包括捕获和锁定范围、带宽和瞬态响应。锁定范围是PLL电路300的频率范围跟随输入频率和相位的变化的跟踪范围。捕获范围是PLL电路300获得锁相的范围。当通过可编程分频器309的反馈回路锁定时，DCO 308生成输出频率fout，使得fout＝NDIV*fref。
图4是更详细示出图3的DCO的示例性实施例408的示意图。在示例性实施例中，DCO408包括数模转换器(DAC)402和环形振荡器406。数字低通滤波器306(图3)的输出通过连接314(图3)而被提供给DAC 402(图3)。DAC 402生成被称为Idco的电流，电流通过连接407被提供给环形振荡器406。连接316上的环形振荡器406的输出fout响应连接407上的电流信号Idco。
环形振荡器406包括被配置为环形的奇数个反相器，其输出在表示逻辑值真和假的两个电压电平之间振荡。反相器被配置成链状，并且最后一个反相器的输出被反馈到第一反相器中。在示例性实施例中，环形振荡器406包括反相器412、414和416以及电容器413、415和417。电容器413、415和417可以被称为负载电容器并且表示在每个相应反相器级412、414和416的输出处的有效电容负载Cload。电流Idco通过总线409被提供给每个反相器。输出fout(φout)通过连接316(图3)取自反相器416并且由连接407上的电流Idco控制。虽然图4中示出了三个反相器级412、414和416以及三个电容器413、415和417，但是环形振荡器406可以包括更多的反相器级和电容器。
图5是图3或图4的数控振荡器(DCO)的示例性实施例500的详细示意图。在示例性实施例中，DCO 500包括数模转换器(DAC)电路510和环形振荡器406(图4)。在示例性实施例中，DAC电路510包括多个DAC晶体管器件512、514和516。在示例性实施例中，DAC晶体管器件512、514和516可以使用P型金属氧化物半导体(PMOS)晶体管器件来实现并且可以被配置为在连接518上生成电流(Idco)，该电流可以被用于控制环形振荡器406的频率。DAC晶体管器件512、514和516也可以被称为DAC PMOS晶体管器件。
连接518上的电流Idco的值与环形振荡器406的输出频率成比例相关并对其进行控制，并且当在锁相环(PLL)电路中实现时，可以在PLL电路的连接316(图3和图4)上形成频率输出fout。环形振荡器406的频率输出fout随着连接(节点)518上的电流Idco的值增加，使得随着连接518上的电流Idco增加，连接316上的频率fout成比例地增加并且随着连接518上的电流Idco减小，连接316上的频率fout成比例地减小。连接518表示DAC电路510的输出和环形振荡器406的输入。在一些应用中，只要最大抖动要求(1/f噪声)被满足使得PLL可以覆盖广泛的输出频率范围，就期望PLL具有宽调谐范围。由于频率输出fout随电流Idco增加，因此为DAC输出电流提供大范围以实现宽调谐范围PLL通常是有益的。
DAC电路510还包括运算放大器(OpAmp)522，运算放大器(OpAmp)522被配置为均衡OpAmp 522的非反相输入552处的电压输入Vres以及OpAmp 522的反相输入554处的电压输入Vdco。OpAmp 522被配置为通过控制在节点524处提供给DAC晶体管器件512、514和516的栅极端子的电压来线性化环形振荡器406的输出的频率响应fout，使得如将在下文描述的，输出的频率fout线性响应启用DAC晶体管器件512、514和516的频率码字(FCW)。在其他实施例中，省略了用于将输出的频率响应fout线性化的组件。
根据示例性实施例，DAC电路510还包括多个附加的非DAC晶体管器件542、544、546和548。在示例性实施例中，非DAC晶体管器件542、544、546和548可以被实现为PMOS器件，并且可以被配置为在三极管区域中操作，使得非DAC晶体管器件542、544、546和548中的每个非DAC晶体管器件的接通电阻Ron由其相应栅极电压控制并且也与其过驱动电压成反比缩放。如本文所使用的，针对NMOS晶体管器件的术语“过驱动电压”(Vov)等于器件的栅极-源极电压(Vgs)减去NMOS阈值电压(Vthn)；并且对于PMOS晶体管器件，过驱动电压Vov等于源极-栅极电压(Vsg)减去绝对PMOS阈值电压(abs(Vthp))(即，对于NMOS，Vov＝Vgs-Vthn，并且对于PMOS，Vov＝Vsg-abs(Vthp))。在DAC电路510中所示的配置中，非DAC晶体管器件544、546和548被分别用于负反馈晶体管512、514和516，并且在这样的示例性实施例中，也可以被称为MOS负反馈晶体管器件。非DAC晶体管器件544、546和548可以包括有源MOS负反馈电路540。虽然不被认为是MOS负反馈晶体管器件，但非DAC晶体管器件542还用作电压相关电阻，并且针对非DAC晶体管器件544、546和548用作参考非DAC晶体管器件。非DAC晶体管器件542、544、546和548中的每个非DAC晶体管器件的栅极通过连接566被耦合到控制电路530。在示例性实施例中，控制电路530也可以互换地被称为偏置电路、MOS调整电路或负反馈MOS偏置电路。
在需要宽调谐范围PLL的应用中，DAC电路510可以被配置为提供宽范围的输出电流Idco，以覆盖DCO 500的所需频率范围来支持PLL的宽调谐范围。在这样的应用中，多个MOS调谐单元可以在DAC中使用，以提供输出电流Idco的所需范围。例如，每个选择性启用的MOS调谐单元可以提供一定电流量，其中由选择性启用的MOS调谐单元提供的总电流包括输出电流Idco。
在图5的示例性实施例中，例如为了将电流的一部分选择性地贡献给输出电流Idco，大ctune(LCT)单元572、大ctune(LCT)单元574和ctune(CT)单元576可以被配置为DAC电路510中的MOS调谐单元。在图5所示的配置中，大ctune(LCT)单元572包括晶体管544和512；并且大ctune(LCT)单元574包括晶体管546和514。类似地，ctune(CT)单元576包括晶体管548和516。在图5所示的示例性实施例中，在CT单元576与LCT单元572和574之间的区别在于LCT单元572和574中的晶体管544、512、546和514大于CT单元576中的晶体管548和516。类似地，LCT单元572和574中的开关晶体管(未示出)大于CT单元576中的开关晶体管(未示出)。在示例性实施例中，LCT单元572和574中的晶体管可以是CT单元576中的晶体管的48倍(48x)大。通常，晶体管器件越大，电阻越小。在示例性实施例中，LCT单元572、LCT单元574和CT单元576中的每个单元表示多个LCT单元和CT单元之一。在图5所示的示例性实施例中，存在N+1个LCT单元572(LCT<N:0>)、15个LCT单元574(LCT<14:0>)和256个CT单元576(CT<255:0>)。在示例性实施例中，N+1个LCT单元572总是接通的。在示例性实施例中，15个LCT单元574中的每个LCT单元的状态由提供给15个LCT单元574的DCO码(FCW)中包含的信息来控制。类似地，256个CT单元576中的每个CT单元的状态由提供给256个CT单元576的FCW表示的DCO码中包含的信息来控制。例如，如果FCW由12位宽总线提供，则FCW可以被写为FCW<11:0>。FCW的低八(8)位(FCW<7:0>)可以被用于控制256个CT单元576的状态；并且FCW的高四(4)位(FCW<11:8>)可以被用于控制15个LCT单元574的状态。当CT单元576或LCT单元574接通时，它提供一定的电流量，该电流量由CT单元576和LCT单元574中的晶体管的尺寸来限定。为了支持更高的输出频率(例如，连接316上的更高频率fout)，更多的LCT单元574和CT单元576由DCO FCW接通，导致出现在节点518处的更高电流Idco以及连接316上所产生的更高输出频率fout。类似地，在较低输出频率处，较少的LCT单元574和CT单元576被接通，导致较低的电流Idco和较低的输出频率fout。
示例性MOS调谐单元使用附图标记580示出。在示例性实施例中，MOS调谐单元580可以是如图5所示的大ctune(LCT)单元572或574或者ctune(CT)单元576中的任何调谐单元的通用表示。然而，如图5所示，大ctune(LCT)单元572和574以及ctune(CT)单元576以简化形式示出，其中没有示出开关晶体管器件586。然而，大ctune(LCT)单元572和574以及ctune(CT)单元576中的每个调谐单元可以被实现为具有与调谐单元580相似的架构。MOS调谐单元580可以包括开关晶体管器件586、非DAC晶体管器件584(例如，负反馈晶体管器件)和DAC晶体管器件582。开关晶体管器件586可以被配置为在其栅极处通过连接314接收频率码字(FCW)以作为使能信号，并且可以使其源极通过连接541耦合到系统电压Vdd。因此，调谐单元580被配置为基于FCW选择性地启用；FCW的值将确定开关586是否断开还是闭合，并且因此确定电流是否由调谐单元580提供。开关晶体管器件586的漏极可以被耦合到非DAC晶体管器件584的源极；并且非DAC晶体管器件584的漏极可以被耦合到DAC晶体管器件582的源极。DAC晶体管器件582的漏极可以被耦合到节点518。非DAC晶体管器件584的栅极可以被耦合到连接566并且DAC晶体管器件582的栅极可以被耦合到连接524。在用于给定MOS调谐单元580的示例性实施例中，开关晶体管器件586、非DAC晶体管器件584和DAC晶体管器件582的相对尺寸可以相同。此外，非DAC晶体管器件584和DAC晶体管器件582可以被配置为在开关晶体管器件586被闭合/启用时，基于它们的尺寸和在相应栅极连接566和524处的偏置信号而流过限定的电流量。
电容器543被耦合在连接541上的系统电压Vdd与DAC晶体管器件512、514和516的栅极之间。电阻器556被耦合在DAC晶体管器件512的漏极与系统接地之间。电容器558被耦合在连接554处的OpAmp 522的反相输入与系统接地之间。如上所述，OpAmp 522使得连接552上的电压Vres与连接554上的电压Vdco相等，并且使得环形振荡器406的频率响应线性化。连接316上的环形振荡器406的输出频率与由FCW表示的DAC码成线性比例，使得输出频率fout＝C/(R*Cload)*FCW。在该示例中，Cload是环形振荡器406中每个反相器级输出处的有效电容负载，R是电阻556的值，并且C是由LCT单元574和CT单元576的尺寸比以及LCT单元的数目572确定的常数。
在示例性实施例中，非DAC晶体管器件544、546和548被耦合在DAC电路510的输入侧处，即，非DAC晶体管器件544、546和548的漏极端子被分别耦合到DAC晶体管器件512、514和516的源极端子。在示例性实施例中，非DAC晶体管器件544、546和548可以包括MOS负反馈电路540。在示例性实施例中，DAC晶体管器件512、514和516可以被统称为DAC晶体管器件525。虽然三个DAC晶体管器件512、514和516以及三个相应的非DAC晶体管器件544、546和548在输入处被示出，也就是说，非DAC晶体管器件544、546和548的漏极端子被耦合到DAC晶体管器件512、514和516的源极端子，根据实现方式，其他数目的DAC晶体管器件和非DAC晶体管器件也是可能的。
在一些实现方式中，在较低偏移频率处，由DAC晶体管器件512、514和516(即，PMOS晶体管器件)对连接518上的电流Idco贡献的噪声难以消除。向DAC晶体管器件512、514和516的源极端子添加负反馈电阻可以显著降低由DAC晶体管器件512、514和516生成的低频噪声。常规电阻可能难以在电路布局中实现并且可能无法与DAC晶体管器件512、514和516的尺寸很好地缩放。例如，在这些DAC调谐单元(LCT单元572和574，CT单元576)中的每个DAC调谐单元中使用常规电阻可能会导致DAC具有非常大的面积，这是不期望的。
根据示例性实施例，向DAC晶体管器件512、514和516中的每个DAC晶体管器件的源极(即，输入)添加的负反馈电阻可以使用非DAC晶体管器件544、546和548分别作为相应DAC晶体管器件512、514和516的负反馈电阻来实现。由非DAC晶体管器件544、546和548中的每个非DAC晶体管器件提供的电阻值可以通过在三极管区域中操作非DAC晶体管器件542、544、546和548时在非DAC晶体管器件542、544、546和548的栅极处的电压控制。
根据示例性实施例，非DAC晶体管器件542可以被配置为参考负反馈MOS晶体管器件或调整晶体管器件，以帮助基于参考电流Iref来限定偏置电压，并且也可以如下所述被配置为在三极管区域工作。在示例性实施例中，非DAC晶体管器件542在本文中可互换地称为参考负反馈MOS晶体管器件或调整晶体管器件。
非DAC晶体管器件544的源极在连接541上被耦合到系统电压Vdd并且非DAC晶体管器件544的漏极被耦合到DAC晶体管器件512的源极。非DAC晶体管器件546的源极在连接541上被耦合到系统电压Vdd，并且非DAC晶体管器件546的漏极被耦合到DAC晶体管器件514的源极。非DAC晶体管器件548的源极在连接541上被耦合到系统电压Vdd，并且非DAC晶体管器件548的漏极被耦合到DAC晶体管器件516的源极。DAC晶体管器件512的漏极借助电阻器556被耦合到系统接地。DAC晶体管器件514的漏极被耦合到DAC晶体管器件516的漏极，并且在节点518处提供DAC电路510的电流输出Idco。
在示例性实施例中，控制电路530包括偏置OpAmp 532、电阻533、参考负反馈MOS晶体管器件542、电流源534、N型MOS(NMOS)晶体管器件535和536以及NMOS晶体管器件537。NMOS晶体管器件536被连接为二极管。偏置OpAmp 532的反相输入被配置为在连接561上接收参考电压Vref，并且偏置OpAmp 532在连接562上的非反相输入被配置为在节点564处接收参考负反馈MOS晶体管器件542的输出，它也被耦合到参考负反馈MOS晶体管器件542的漏极。
电流源534产生参考电流Iref，其流入连接539上的二极管连接的NMOS晶体管器件536的漏极。NMOS晶体管器件535、536和537形成电流镜，并且因此，参考电流Iref也流入连接568上的NMOS晶体管器件535的漏极，并流入连接538上的NMOS晶体管器件537的漏极。
连接538上出现的参考电流Iref被耦合到节点564和参考负反馈MOS晶体管器件542的漏极。偏置OpAmp 532的输出通过连接566被提供给非DAC晶体管器件542、544、546和548中的每个非DAC晶体管器件的栅极，从而使用由控制电路530产生的偏置电压来控制非DAC晶体管器件542、544、546和548中的每个非DAC晶体管器件的栅极电压和电阻值。
电阻器533被耦合在连接541上的系统电压Vdd与NMOS晶体管器件535的漏极之间。值ΔV出现在电阻器533两端，使得施加到连接561上的偏置OpAmp 532的反相输入的Vref的值低于连接541上的系统电压Vdd的量ΔV。
OpAmp 532确保连接561和562上的输入电压将基本相等，使得节点564上的电压被驱动为等于连接561上的参考电压Vref。由于参考电压Vref比系统电压Vdd低ΔV，节点564上的电压也将比系统电压Vdd低ΔV。以这种方式，参考负反馈MOS晶体管器件542的漏极-源极电压Vds也是ΔV。
当ΔV足够低并且存在足够的电流在参考负反馈MOS晶体管器件542中流动时，OpAmp 532将驱动参考负反馈MOS晶体管器件542的栅极，使得参考负反馈MOS晶体管器件542保持在三极管区域。在这种情况下，参考负反馈MOS晶体管器件542的接通电阻Ron与电阻器533的电阻相同，因为参考负反馈MOS晶体管器件542的接通电阻Ron通过参考负反馈MOS晶体管器件542的源极-漏极端子两端的电压(即，Vsd＝ΔV＝Iref*(电阻器533的电阻)除以参考负反馈MOS晶体管器件542中流动的电流来定义。结果，参考负反馈MOS晶体管器件542的接通电阻Ron是ΔV除以Iref，等于电阻器533的电阻。
当参考负反馈MOS晶体管器件542在三极管区域中时，参考负反馈MOS晶体管器件542表现为电阻器并且其电阻由连接566上的栅极电压控制。因为非DAC晶体管器件544、546和548在电气上类似于参考负反馈MOS晶体管器件542，非DAC晶体管器件544、546和548的行为将类似于参考负反馈MOS晶体管器件542的行为，即使它们可以基于它们的相对尺寸提供不同的电阻。如上所述，给定等效尺寸，非DAC晶体管器件542、544、546和548的接通电阻Ron可以被配置为基本上等于电阻器533的电阻。由于非DAC晶体管器件544、546和548的栅极处的电压等于参考负反馈MOS晶体管器件542的栅极电压，如果非DAC晶体管器件544、546和548与参考负反馈MOS晶体管器件542的尺寸相同，非DAC晶体管器件544、546和548的接通电阻Ron将大约等于参考负反馈MOS晶体管器件542的接通电阻Ron。然而，在图5所示的示例性实施例中，参考负反馈MOS晶体管器件542的相对尺寸可以是m＝10，非DAC晶体管器件544和546的相对尺寸可以是m＝48，并且非DAC晶体管器件548的相对尺寸可以是m＝1，使得它们相应的接通电阻与它们的相对尺寸成比例。在图5所示的示例中，由于非DAC晶体管器件542、544、546和548之间的尺寸差，相应电阻将与相应的相对尺寸差成反比，由此在其他因素基本相等的情况下，较大的晶体管器件通常提供较小的电阻。例如，当非DAC晶体管器件544和546的尺寸是非DAC晶体管器件548尺寸的48倍时，晶体管器件544和546的接通电阻Ron将是非DAC晶体管器件548的接通电阻Ron 1/48，这是因为接通电阻Ron与晶体管器件的尺寸成反比。给定上述非DAC晶体管器件544、546和548的相对尺寸，非DAC晶体管器件548将提供比非DAC晶体管器件546和544更大的电阻。
电阻器533的值基于非DAC晶体管器件544、546和548的期望负反馈电阻来选择。根据实现方式，非DAC晶体管器件542、544、546和548也可以与上述不同地缩放来获得适合于LCT单元572和574以及CT单元576的非DAC晶体管器件544、546和548的期望接通电阻Ron。
DAC电路510还包括通过连接567耦合到节点564的操作条件电路570。操作条件电路570被配置为确定DAC电路510的一个或多个操作条件、方面或参数，并且还可以被配置为向控制电路530提供反馈信号，反馈信号可以被用于附加地控制流过节点564的电流，从而控制流过参考负反馈MOS晶体管器件542的电流。操作条件电路570也可以被称为感测电路。
在示例性实施例中，操作条件电路570可以被配置为感测在节点518处被提供给环形振荡器406的电流，并且基于电流Idco向控制电路530提供反馈信号以优化DAC电路510在宽频率范围内的电压余量，Idco与连接316处的频率fout有关。
在另一示例性实施例中，操作条件电路570可以被配置为感测在连接541、Vdd以及系统接地之间的电压，并且基于系统电压Vdd在节点564处向控制电路530提供反馈信号，以在宽电压范围内优化DAC电路510的电压余量并且改善DAC电路510的1/f噪声性能。
在另一示例性实施例中，操作条件电路570可以被配置为感测节点518处被提供给环形振荡器406的电流以及在连接541、Vdd以及系统接地之间的电压，并且基于电流Idco和系统电压Vdd在节点564处向控制电路530提供反馈信号，以优化DAC电路510在宽电压范围内的电压余量并且改进DAC电路510的1/f噪声性能。
图6是数控振荡器(DCO)600的示例性实施例的详细示意图，数控振荡器(DCO)600类似于图5的DCO，包括图5的操作条件电路的示例性实施例。图6中与图5中的对应元件相同的元件被相同编号并且不再详细描述。在图6的示例性实施例中，操作条件电路610由电流源611表示，电流源611被配置为响应连接518上的输出电流Idco。DAC电路515的输出电流Idco随着环形振荡器406的输出频率而增加，使得除了响应连接518上的输出电流Idco之外，操作条件电路610还响应环形振荡器406的输出频率fout，这是因为连接518上的输出电流Idco随着连接316上的输出频率fout增加。在示例性实施例中，电流源611生成感测电流Isense，其中在示例性实施例中，感测电流Isense等于由电流源611产生的吸收电流Isink。如本文所使用的，术语“吸收电流”指代从NMOS晶体管器件吸收或接收的电流，并且术语“源电流”指代从PMOS晶体管器件源出或供应的电流。在示例性实施例中，电流Isink等于连接518上的电流Idco乘以缩放因子k。换言之，连接518上的电流Idco被缩放因子k缩放，以生成电流Isink。
在示例性实施例中，电流Isink(在该示例中与Isense相同)可以与节点564相加，导致除了电流Iref之外流过参考负反馈MOS晶体管器件542的总电流，使得在该示例中，流过参考负反馈MOS晶体管器件542的总电流包括Iref和Isense。
不管流过参考负反馈MOS晶体管器件542的电流量如何，OpAmp 532将连接564处的电压保持在与连接561上的电压Vref相同的电压电平处，使得不管流过参考负反馈MOS晶体管器件542的电流量如何，参考负反馈MOS晶体管器件542两端的漏极-源极电压Vds保持恒定。
如上所述，当操作条件电路接通时，流过参考负反馈MOS晶体管器件542的电流是(Iref+Isense)。此外，由于Isense随着环形振荡器406的输出频率fout增加，流过参考负反馈MOS晶体管器件542的电流也随着环形振荡器406的输出频率fout增加。结果，接通电阻Ron随着环形振荡器406的输出频率fout而减小。以这种方式，DAC电路515的电压余量被调谐(例如，可以被优化)，因为当环形振荡器406的输出频率fout增加时，参考负反馈MOS晶体管器件542的接通电阻Ron减小。在该示例性实施例中，由电流源611产生的电流Isense与节点518处的电流量Idco成比例并且随着连接316上的输出频率fout增加，使得操作条件电路610可以响应于电流Idco和输出频率fout而改进DAC电路515的电压余量响应。
在示例性实施例中，向连接561上的Opamp 532的反相输入提供的参考电压Vref可以由电阻器533两端的电压降ΔV来限定。电阻器533两端的电压降ΔV还与流过连接568上的NMOS晶体管器件535以及连接538上的NMOS晶体管器件537的参考电流Iref有关。通常，增加Iref和/或增加Isense会增加在参考负反馈MOS晶体管中流动的电流。为了适应参考负反馈MOS晶体管器件542中增加的电流，OpAmp532降低连接566上的电压，同时保持非反相输入562上的电压(与节点564处的电压相同)等于反相输入561上的电压，导致电流流过参考负反馈MOS晶体管器件542时，参考负反馈MOS晶体管器件542的接通电阻Ron增加。在示例性实施例中，OpAmp 532的输出上的该降低的电压也降低了非DAC晶体管器件544、546和548的接通电阻Ron，因为非DAC晶体管器件544、546和548在三极管区域中，类似于参考负反馈MOS晶体管器件542。
图7是更详细示出图6的操作条件电路610的示例性实施例的DCO 600的示意图。在示例性实施例中，操作条件电路610包括PMOS晶体管器件702和704并且包括NMOS晶体管器件706和708。在示例性实施例中，电流Isense＝k*Idco，其中“k”是被配置为在节点518处使得电流Isense成为电流Idco的缩放版本的标量值。例如，由NMOS器件706和708形成的电流镜可以生成电流Isense。
在连接707上的PMOS晶体管器件702和704中流动的电流量Idac以与FCW控制DAC电路515的输出电流Idco类似的方式随着DAC码(FCW)增加。例如，当连接518上的DAC电路的输出电流Idco增加或减少时，通过PMOS晶体管器件702和704的电流Idac也成比例地增加或减少。电流Idco由FCW控制。在示例实现方式中，晶体管器件702和704的相对尺寸可以被缩放，使得Idac是Idco的小部分，以减少DAC电路515的总电流消耗。
连接567上的电流Isense(在该示例中与电流Isink相同)可以从NMOS器件708的漏极耦合到节点564。在示例性实施例中，节点564处的电流Isense增加了流过参考负反馈MOS晶体管器件542的总电流。
在示例实施例中，当PLL和DCO(或VCO)以非常高的频率操作时，电流Idco也非常高，以维持高频操作。结果，假设非DAC晶体管器件544、546和548的接通电阻Ron保持恒定，非DAC晶体管器件544、546和548两端的电压降I*R很高。非DAC晶体管器件544、546和548的接通电阻Ron也被称为负反馈电阻。附加地，在高频操作期间，连接554和节点518上的电压Vdco也非常高，因为在高频操作期间流入环形振荡器406的电流比在低频操作期间更多。因此，DAC电路515的可用电压余量受到限制，这是因为非DAC晶体管器件544、546和548两端的I*R电压降很高并且节点518处的电压Vdco也很高。如果系统电压Vdd试图最小化，例如以降低功耗，这可能是有问题的。
在上述高频操作下，可以降低非DAC晶体管器件542的负反馈电阻、接通电阻Ron，并相应地降低非DAC晶体管器件544、546和548两端的缩放版本的Ron，以减轻电压余量约束。关于非DAC晶体管器件544、546和548两端的Ron的缩放版本，假设参考负反馈MOS晶体管器件542比非DAC晶体管器件544大十(10)倍，如果参考负反馈MOS晶体管器件542的接通电阻Ron是1kohms，则非DAC晶体管器件544的Ron将是10x1 kohm＝10kohms。在所示的示例中，如上所述，参考负反馈MOS晶体管器件542、非DAC晶体管器件544和546以及非DAC晶体管器件548的相对电阻将与它们的相对尺寸成反比。
由于OpAmp 532确保参考负反馈MOS晶体管器件542在线性(三极管)区域中操作，所以参考负反馈MOS晶体管器件542的负反馈接通电阻Ron根据其两端电压和流过它的电流，使得Ron＝ΔV/Iref。为了降低接通电阻Ron(以及由非DAC晶体管器件544、546和548的尺寸限定的Ron的缩放版本)，流过参考负反馈MOS晶体管器件542的电流可以增加。这可以通过在节点564处流过附加电流Isense来实现，从而增加流过参考负反馈MOS晶体管器件542的电流。当该附加电流Isense被添加到流过参考负反馈MOS晶体管器件542的电流Iref时，流过参考负反馈MOS晶体管器件542的总电流增加(即，流过非DAC晶体管器件542的电流是Iref+Isense)并且负反馈接通电阻Ron因此减小，因为电阻器533两端的电压降(ΔV)保持恒定。
如图7所示的示例实现方式可以被实现来改进高频操作下的电压余量约束。如图7所示，连接567上的电流Isense是Idco的缩放版本，其中Isink＝k*Idco。换言之，流出参考负反馈MOS晶体管器件542的总电流是Iref+k*Idco，其中k是恒定缩放因子，由PMOS晶体管器件702和704以及NMOS晶体管器件706和708的尺寸比确定。
在示例性实施例中，在高频处，流出参考负反馈MOS晶体管器件542的总电流增加，这是因为节点518处的电流Idco在高频处增加。因此，流出参考负反馈MOS晶体管器件542的总电流增加，导致参考负反馈MOS晶体管器件542的负反馈接通电阻Ron降低，并且因此降低了非DAC晶体管器件544、546和548的负反馈接通电阻Ron。这种在高频处减小的负反馈接通电阻Ron改进了DAC电路515在高频处的电压余量。这很重要，因为系统电压Vdd可能会受到对较低功耗的期望的限制，而其同时可能期望最大化DAC电路515的时钟速度，因此，最大化电压可以允许DAC电路515以比电压余量受限时更高速度操作。
DAC晶体管器件512、514和516是负责生成DAC输出电流Idco的主要PMOS器件。DAC晶体管器件512、514和516应被配置为在饱和区域中操作以正确操作。相反，非DAC晶体管器件544、546和548是MOS器件，它们在三极管区域中被偏置并且用作响应于栅极电压的线性电阻。与非DAC晶体管器件544、546和548组合的DAC晶体管器件512、514和516包括具有有源MOS负反馈的DAC。在示例性实施例中，每个DAC晶体管器件512、514和516可以与各个相应的非DAC晶体管器件544、546和548具有相同的尺寸，并且可以被配置为在通过相应的开关晶体管器件(例如开关晶体管器件586)启用时流过与其尺寸相关的定义量的电流。在图7的示例性实施例中，DAC晶体管器件512与非DAC晶体管器件544串联连接，并且也可以被描述为DAC晶体管器件512被非DAC晶体管器件544负反馈。由于DAC晶体管器件512、514和516分别被非DAC晶体管器件544、546和548负反馈，DAC晶体管器件512、514和516的跨导减小，这可能导致比DAC晶体管器件512、514和516未被负反馈时更少的噪声贡献，因此降低了DAC电路515的总体1/f噪声。
图8是数控振荡器(DCO)800的示例性实施例的详细示意图，数控振荡器(DCO)800类似于图5的DCO，包括图5的操作条件电路的示例性实施例。图8中与图5中的对应元件相同的元件被相同编号并且不再详细描述。在图8的示例性实施例中，操作条件电路810由电流源811表示，电流源811被配置为响应连接541上的系统电压Vdd。在该示例性实施例中，感测电流Isense的幅度等于由电流源811产生的源电流Isrc的幅度，其中Isense＝-Isrc。例如，Isrc总是为正或0，使得当Isrc增加时，流过参考负反馈MOS晶体管器件542的电流减小，导致参考负反馈MOS晶体管器件542的接通电阻Ron增加。相反，当Isrc减小时，流过参考负反馈MOS晶体管器件542的电流增加，导致参考负反馈MOS晶体管器件542的接通电阻Ron减小。因此，当操作条件电路810接通时，参考负反馈MOS晶体管器件542的接通电阻Ron等于ΔV/(Iref-Isrc)。
在示例性实施例中，电流Isrc是系统电压Vdd的函数“f”。换言之，输出电流Isrc随系统电压Vdd变化。电流Isrc可以是系统电压Vdd的函数，使得随着Vdd的电压电平增加，电流源811的输出增加并且随着Vdd的电压电平降低，电流源811的输出减少。
在示例性实施例中，如果系统电压Vdd降低，则电流Isrc降低，从而增加通过参考负反馈MOS晶体管器件542的电流。OpAmp 532通过降低连接566上的电压，响应参考负反馈MOS晶体管中的该增加的电流，使得非反相输入562上的电压保持与反相输入561上的电压相同。在示例性实施例中，连接561上向OpAmp532的反相输入提供的参考电压Vref可以由电阻器533两端的电压降ΔV来限定。因为系统电压Vdd的降低会降低电流源811中的电流Isrc，所以在参考负反馈MOS晶体管器件542两端的漏极-源极电压Vds保持恒定(即ΔV)时，参考负反馈MOS晶体管器件542中流动的电流增加并且所产生的参考负反馈MOS晶体管器件542的接通电阻减小，因为Ron＝ΔV/(参考负反馈MOS晶体管器件542中的电流)。如本文所述，连接566上OpAmp 532的输出上降低的电压也成比例地降低非DAC晶体管器件544、546和548的接通电阻Ron。
相反，在示例性实施例中，如果系统电压Vdd增加，则电流Isrc增加，这减少了流过参考负反馈MOS晶体管器件542的电流。OpAmp532通过增加连接566上的电压来响应参考负反馈MOS晶体管器件542中减少的电流，使得非反相输入562上的电压保持与反相输入561上的电压相同。在示例性实施例中，在连接561上向OpAmp 532的反相输入提供的参考电压Vref可以由电阻器533两端的电压降ΔV限定。因为系统电压Vdd的增加会增加电流源811中的电流Isrc并降低在参考负反馈MOS晶体管器件542中流动的电流，同时保持参考负反馈MOS晶体管器件542两端的漏极-源极电压Vds恒定(即，ΔV)，由于Ron＝ΔV/(参考负反馈MOS晶体管器件542中的电流)，所产生的参考负反馈MOS晶体管器件542的接通电阻Ron增加。如本文所述，连接566上OpAmp 532的输出上增加的电压也增加了非DAC晶体管器件544、546和548的接通电阻Ron。
在示例性实施例中，电流Isrc可以被提供给节点564，使得节点564处的电流(以及流过参考负反馈MOS晶体管器件542的电流)响应系统电压Vdd。在示例性实施例中，如果系统电压Vdd降低，则参考负反馈MOS晶体管器件542的接通电阻Ron也降低，导致附加的电压余量。如果系统电压Vdd增加，则参考负反馈MOS晶体管器件542的接通电阻Ron也增加，导致1/f噪声性能的更大改进。
图9是更详细示出图8的操作条件电路810的示例性实施例的DCO 800的示意图。操作条件电路810包括PMOS晶体管器件902和904并且包括NMOS晶体管器件906。连接567上的电流Isrc流过PMOS晶体管器件904并且经由节点907影响节点564处的电流，因此影响流过参考负反馈MOS晶体管器件542的电流。在示例性实施例中，电流Isrc＝f(Vdd)，其中“f”是连接541上的系统电压Vdd和连接567上的相关联电流源电流Isrc的函数。
当电源电压Vdd降低时，流过晶体管器件904的电流降低，增加了流过参考负反馈MOS晶体管器件542的电流量，如上所述，因此降低了非DAC晶体管器件542、544、546和548的接通电阻Ron。以这种方式，操作条件电路810响应降低的系统电压Vdd，并且允许操作条件电路810在系统电压Vdd降低时改进电压余量。
当电源电压Vdd增加时，流过晶体管器件904的电流增加，减少了流过参考负反馈MOS晶体管器件542的电流量，如上所述，因此增加了非DAC晶体管器件542、544、546和548的接通电阻Ron。以这种方式，操作条件电路810响应增加的系统电压Vdd并且允许操作条件电路810在系统电压Vdd的电平允许时改进1/f噪声性能。
图10是数控振荡器(DCO)900的示例性实施例的详细示意图，数控振荡器(DCO)900类似于图5的DCO，包括图5的操作条件电路的示例性实施例。图10中与图5中的对应元件相同的元件被相同编号并且不再详细描述。在图10的示例性实施例中，DAC电路519包括由电流源611表示的操作条件电路910，如上文关于图6所描述的，电流源611被配置为响应连接518上的电流Idco；并且如以上关于图8所描述的，电流源811被配置为响应连接541上的系统电压Vdd。在该示例性实施例中，感测电流Isense等于由电流源611产生的吸收电流Isink减去由电流源811产生的源电流Isrc，使得Isense＝Isink-Isrc。
以这种方式，由电流源611产生的电流Isink和由电流源811产生的电流Isrc二者均影响流过参考负反馈MOS晶体管器件542的电流总量，从而如上所述，响应于电流Idco和系统电压Vdd二者来控制参考负反馈MOS晶体管器件542的接通电阻Ron和非DAC晶体管器件544、546和548的接通电阻Ron。
图11是更详细示出了图9的操作条件电路910的示例性实施例的DCO 900的示意图。在示例性实施例中，操作条件电路910(图10)包括在DAC电路519中一起实现的操作条件电路610(图7)和操作条件电路810(图9)。
在该示例性实施例中，感测电流Isense等于由操作条件电路610产生的吸收电流Isink减去由操作条件电路810产生的源电流Isrc，使得Isense＝Isink-Isrc。
如本文关于操作条件电路610所述，在示例性实施例中，在高频处，流出参考负反馈MOS晶体管器件542的总电流增加，因为节点518处的电流Idco在高频率处增加。因此，流出参考负反馈MOS晶体管器件542的总电流增加，导致参考负反馈MOS晶体管器件542以及因此非DAC晶体管器件544、546和548的负反馈接通电阻Ron降低。这种在高频处减小的负反馈接通电阻Ron改进了DAC电路519在高频处的电压余量。
此外，如本文关于操作条件电路810所述，在示例性实施例中，当电源电压Vdd减小时，流过晶体管器件904的电流减小，从而增加了流过参考负反馈MOS晶体管器件542的电流量，因此如上所述减小了非DAC晶体管器件542、544、546和548的接通电阻Ron。以这种方式，操作条件电路810响应降低的系统电压Vdd，并且允许操作条件电路810在系统电压Vdd降低时改进电压余量。
当电源电压Vdd增加时，流过晶体管器件904的电流增加，从而减少了流过参考负反馈MOS晶体管器件542的电流量，因此如上所述，增加了参考负反馈MOS晶体管器件542、544、546和548的接通电阻Ron。以这种方式，操作条件电路810响应增加的系统电压Vdd，并且允许操作条件电路810在系统电压Vdd的电平允许时改进1/f噪声性能。
以这种方式，操作条件电路610和操作条件电路810二者均可以在DAC电路519中一起实现，以响应于电流Idco和系统电压Vdd两者向控制电路530提供反馈信号，从而在宽电压范围内调谐(例如，优化)DAC电路510的电压余量并改进DAC电路519的1/f噪声性能。
图12是描述了DAC电路的操作示例的流程图1200。方法1200中的框可以按照或不按所示顺序执行，并且在一些实施例中，可以至少部分并行执行。
在框1202中，可变电阻在DAC的输入侧处提供。可变电阻可以由例如图5至图11的非DAC晶体管器件544、546和548提供，非DAC晶体管器件544、546和548被耦合到相应的DAC晶体管器件512、514和516。在示例性实施例中，非DAC晶体管器件544、546和548包括用于DAC晶体管器件512、514和516的相应负反馈电阻。
在框1204中，用于可变电阻的控制信号被提供。控制信号可以例如由图5至图11的控制电路530提供。
在一些实施例中，在框1204中提供控制信号包括：如框1206所示，基于DAC的系统电压和DAC的电流输出中的一个或多个向控制电路530提供电压余量信息。例如，图5至图11的操作条件电路(例如，570、610、810、910)可以被配置为基于DAC的系统电压和DAC的电流输出中的一个或多个，向控制电路530提供电压余量信息。
在一些实施例中，在框1204中提供控制信号还可以包括如框1208中所示，通过控制电路530调整可变电阻的偏置。例如，参考负反馈MOS晶体管器件542的偏置可以由图5至图11的控制电路调整，以调整非DAC晶体管器件542、544、546和548的电阻。
图13是根据示例性实施例的用于DAC电路的设备的功能框图。设备1300包括用于在DAC的输入侧提供可变电阻的装置1302。在某些实施例中，用于在DAC的输入侧处提供可变电阻的装置1302可以被配置为执行方法1200(图12)的操作框1202中描述的功能中的一个或多个。在示例性实施例中，用于在DAC的输入侧处提供可变电阻的装置1202可以包括图5至图11的非DAC晶体管器件544、546和548，非DAC晶体管器件544、546和548例如被耦合到相应的DAC晶体管器件512、514和516。
设备1300还包括用于为可变电阻提供控制信号的装置1304。用于为可变电阻提供控制信号的装置1304可以被配置为执行在方法1200(图12)的操作框1204中描述的功能中的一个或多个。在示例性实施例中，用于提供控制信号的装置1304可以包括图5至图11的控制电路530。
在一些实施例中，用于为可变电阻提供控制信号的装置可以包括用于提供电压余量信息的装置1306。在某些实施例中，用于提供电压余量信息的装置1306可以被配置为执行在方法1200(图12)的操作框1206中描述的功能中的一个或多个。在示例性实施例中，用于提供电压余量信息的装置1306可以包括图5至图11的操作条件电路基于DAC的系统电压和DAC的电流输出中的一个或多个，向控制电路530提供电压余量信息。
在一些实施例中，用于为可变电阻提供控制信号的装置可以进一步包括用于调整可变电阻的偏置的装置1308。在某些实施例中，用于调整可变电阻的偏置的装置1308可以被配置为执行在方法1200(图12)的操作框1208中描述的功能中的一个或多个。在示例性实施例中，用于调整可变电阻的偏置的装置1308可以包括图5至图11的控制电路基于装置1306提供的电压余量信息，调整参考负反馈MOS晶体管器件542和非DAC晶体管器件544、546和548的电阻。
本文描述的电路架构可以在一个或多个IC、模拟IC、RFIC、混合信号IC、ASIC、印刷电路板(PCB)、电子器件等上实现。本文描述的电路架构也可以采用各种IC工艺技术制造，诸如互补金属氧化物半导体(CMOS)、N沟道MOS(NMOS)、P沟道MOS(PMOS)、双极结型晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)、绝缘体上硅(SOI)等。
实现本文描述的电路的设备可以是独立装置或可以是更大装置的一部分。装置可以是(i)独立IC，(ii)一个或多个IC的集合，其可以包括用于存储数据和/或指令的存储器IC，(iii)RFIC，诸如RF接收器(RFR)或RF发射器/接收器(RTR)，(iv)ASIC，诸如移动站调制解调器(MSM)，(v)可以嵌入其他器件的模块，(vi)接收器、蜂窝电话、无线装置、电话，或移动单元，(vii)等。
如在本描述中使用的，术语“组件”、“数据库”、“模块”、“系统”等旨在指代计算机相关实体，硬件、固件、硬件和软件组合、软件或正在执行的软件。例如，组件可以是但不限于在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。作为例示，在计算设备上运行的应用程序和计算设备均可以是组件。一个或多个组件可以驻留在进程和/或执行线程内，并且组件可以位于一个计算机上和/或分布在两个或更多个计算机之间。附加地，这些组件可以从其上存储有各种数据结构的各种计算机可读介质执行。组件可以诸如根据具有一个或多个数据分组的信号，通过本地和/或远程进程进行通信(例如，来自一个组件的数据通过信号，与本地系统、分布式系统中的另一组件交互和/或跨网络(诸如互联网)与其他系统交互)。
尽管已详细图示和描述了选定方面，但是应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以在其中进行各种替换和改变。

Claims (30)

1.一种数模转换器(DAC)，包括：
多个DAC晶体管器件，其具有被配置为基于数字输入信号选择性地耦合到系统电压的输入侧、和被配置为提供模拟输出信号的输出侧；
多个非DAC晶体管器件，其被耦合到所述DAC晶体管器件的所述输入侧，所述非DAC晶体管器件被配置为可变电阻；以及
控制电路，其被配置为调整所述非DAC晶体管器件的偏置。
2.根据权利要求1所述的DAC，其中所述控制电路包括：电阻、电流源以及与所述非DAC晶体管器件耦合的参考非DAC晶体管器件，所述参考非DAC晶体管器件响应于参考电压和在所述参考非DAC晶体管器件的漏极处的电压而被耦合到偏置运算放大器(OpAmp)。
3.根据权利要求1所述的DAC，其中所述多个非DAC晶体管器件在三极管区域中被偏置。
4.根据权利要求1所述的DAC，其中所述控制电路被配置为调整所述多个非DAC晶体管器件的所述电阻。
5.根据权利要求1所述的DAC，还包括与所述控制电路耦合的操作条件电路，所述操作条件电路具有生成与所述DAC的电流输出(Idco)成比例的感测电流的电流源，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的所述电流输出(Idco)，调整所述非DAC晶体管器件中的至少一个非DAC晶体管器件的电阻。
6.根据权利要求1所述的DAC，还包括：与所述控制电路耦合的操作条件电路，所述操作条件电路具有生成与所述DAC的输入电压电平成比例的感测电流的电流源，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的所述输入电压电平来调整所述非DAC晶体管器件中的至少一个非DAC晶体管器件的电阻。
7.根据权利要求1所述的DAC，还包括：与所述控制电路耦合的操作条件电路，所述操作条件电路具有多个电流源，所述多个电流源生成与所述DAC的电流输出(Idco)成比例、并且与所述DAC的输入电压电平成比例的感测电流，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的输入电压电平和所述DAC的所述电流输出(Idco)中的一项或多项来调整所述非DAC晶体管器件中的至少一个非DAC晶体管器件的电阻。
8.根据权利要求5所述的DAC，其中所述电流源包括多个晶体管器件，所述多个晶体管器件被配置为生成所述DAC的缩放电流输出(k*Idco)。
9.根据权利要求6所述的DAC，其中所述电流源包括多个晶体管器件，所述多个晶体管器件被配置为生成随着所述DAC的所述输入电压电平而变化的电流。
10.一种用于操作数模转换器(DAC)的方法，包括：
在数模转换器(DAC)的输入侧处提供可变电阻；
向控制电路提供指示电压余量的信号；以及
使用所述控制电路来调整所述可变电阻。
11.根据权利要求10所述的方法，还包括在三极管区域中偏置所述可变电阻。
12.根据权利要求10所述的方法，还包括：向所述控制电路提供反馈信号，所述反馈信号包括与所述DAC的电流输出(Idco)成比例的感测电流，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的所述电流输出(Idco)来调整所述可变电阻。
13.根据权利要求10所述的方法，还包括：向所述控制电路提供反馈信号，所述反馈信号包括与所述DAC的输入电压电平成比例的感测电流，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的所述输入电压电平来调整所述可变电阻。
14.根据权利要求10所述的方法，还包括：向所述控制电路提供反馈信号，所述反馈信号包括与所述DAC的电流输出(Idco)成比例、并且与所述DAC的输入电压电平成比例的感测电流，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的输入电压电平和所述DAC的所述电流输出(Idco)中的一项或多项来调整所述可变电阻。
15.根据权利要求12所述的方法，其中所述感测电流包括所述DAC的缩放电流输出(k*Idco)。
16.根据权利要求13所述的方法，其中所述感测电流包括与所述DAC的所述输入电压电平相关的电流。
17.一种设备，包括：
用于在数模转换器(DAC)的输入侧处提供可变电阻的装置；
用于提供指示电压余量的信号的装置；以及
用于基于指示所述电压余量的所述信号来调整所述可变电阻的装置。
18.根据权利要求17所述的设备，还包括用于在三极管区域中偏置所述可变电阻的装置。
19.根据权利要求17所述的设备，还包括：
用于向用于调整的装置提供反馈信号的装置，所述反馈信号包括与所述DAC的电流输出(Idco)成比例的感测电流，所述感测电流被提供给用于调整的装置，以允许用于调整的装置基于所述DAC的所述电流输出(Idco)来调整所述可变电阻。
20.根据权利要求17所述的设备，还包括：
用于向用于调整的装置提供反馈信号的装置，所述反馈信号包括与所述DAC的输入电压电平成比例的感测电流，所述感测电流被提供给用于调整的装置，以允许用于调整的装置基于所述DAC的所述输入电压电平来调整所述可变电阻。
21.根据权利要求17所述的设备，还包括：
用于向用于调整的装置提供反馈信号的装置，所述反馈信号包括与所述DAC的电流输出(Idco)成比例、并且与所述DAC的输入电压电平成比例的感测电流，所述感测电流被提供给用于调整的装置，以允许用于调整的装置基于所述DAC的输入电压电平和所述DAC的所述电流输出(Idco)中的一项或多项来调整所述可变电阻。
22.一种锁相环(PLL)电路，包括：
相位检测器，被配置为提供控制信号；
滤波器，被配置为接收所述控制信号并且提供频率码字；
数控振荡器(DCO)，被配置为接收所述频率码字，所述DCO具有数模转换器(DAC)电路和环形振荡器，所述DAC电路包括：
多个DAC晶体管器件，其具有被耦合到所述滤波器的输出的输入侧、以及被耦合到所述环形振荡器的输出侧；以及
多个非DAC晶体管器件，其被耦合到所述DAC晶体管器件的所述输入侧，所述非DAC晶体管器件被配置为可变电阻。
23.根据权利要求22所述的PLL电路，还包括：控制电路，所述控制电路被配置为调整所述非DAC晶体管器件的偏置，其中所述控制电路包括电阻、电流源以及与所述非DAC晶体管器件耦合的参考非DAC晶体管器件，所述参考非DAC晶体管器件响应于参考电压和在所述参考非DAC晶体管器件的漏极处的电压而被耦合到偏置运算放大器(OpAmp)。
24.根据权利要求23所述的PLL电路，其中所述多个非DAC晶体管器件在三极管区域中被偏置。
25.根据权利要求23所述的PLL电路，其中所述控制电路被配置为调整所述多个非DAC晶体管器件的电阻。
26.根据权利要求23所述的PLL电路，还包括：与所述控制电路耦合的操作条件电路，所述操作条件电路具有生成与所述DAC的电流输出(Idco)成比例的感测电流的电流源，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的所述电流输出(Idco)来调整所述非DAC晶体管器件中的至少一个非DAC晶体管器件的电阻。
27.根据权利要求23所述的PLL电路，还包括：与所述控制电路耦合的操作条件电路，所述操作条件电路具有生成与所述DAC的输入电压电平成比例的感测电流的电流源，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的所述输入电压电平来调整所述非DAC晶体管器件中的至少一个非DAC晶体管器件的电阻。
28.根据权利要求23所述的PLL电路，还包括：与所述控制电路耦合的操作条件电路，所述操作条件电路具有多个电流源，所述多个电流源生成与所述DAC的电流输出(Idco)成比例、并且与所述DAC的输入电压电平成比例的感测电流，所述感测电流被提供给所述控制电路，以允许所述控制电路基于所述DAC的输入电压电平和所述DAC的所述电流输出(Idco)中的一项或多项来调整所述非DAC晶体管器件中的至少一个非DAC晶体管器件的电阻。
29.根据权利要求26所述的PLL电路，其中所述电流源包括多个晶体管器件，所述多个晶体管器件被配置为生成所述DAC的缩放电流输出(k*Idco)。
30.根据权利要求27所述的PLL电路，其中所述电流源包括多个晶体管器件，所述多个晶体管器件被配置为生成与所述DAC的所述输入电压电平相关的电流。
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