CN114499767A - 一种数据传输系统及其rs编码装置和方法 - Google Patents

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CN114499767A CN202210389397.2A CN202210389397A CN114499767A CN 114499767 A CN114499767 A CN 114499767A CN 202210389397 A CN202210389397 A CN 202210389397A CN 114499767 A CN114499767 A CN 114499767A
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    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1515—Reed-Solomon codes

Abstract

本申请公开了一种数据传输系统及其RS编码装置和方法，包括：输入乒乓控制模块用于接收待编码数据，并按照乒乓方式交替分配至第一和第二FIFO；第一和第二编码模块分别用于读取第一和第二FIFO中存储的数据，并对
Figure 466808DEST_PATH_IMAGE001
路并行数据进行RS编码，将编码结果及相应输出控制信号写入第三和第四FIFO；输出合并模块用于从第三和第四FIFO中交替读取数据，以进行编码后的数据整合；第一和第二FIFO的写，第三和第四FIFO的读采用周期为T的第一时钟域；第一和第二FIFO的读，第三和第四FIFO的写，第一和第二编码模块的时钟采用周期为2T的第二时钟域。应用本申请的方案，可以实现高系统传输效率的RS编码。

Description

一种数据传输系统及其RS编码装置和方法
技术领域
本发明涉及通信技术领域，特别是涉及一种数据传输系统及其RS编码装置和方法。
背景技术
目前，RS（即Reed-solomon codes，里所码）编码是一种FEC（Forward ErrorCorrection，前向纠错）的信道编码技术。广泛应用于通信系统中，以保证数据的准确性。它的基本思路是在发送端，把要发送的信息重新编码，加入一定的冗余校验信息，组成长度较长的codeword，即代码字，待到达接收端之后，如果错误在可纠范围之内，通过解码检查后纠正错误，从而降低误码率，提高通信系统的可靠性。在光通信系统中，通过FEC的处理，可以以很小的冗余开销，有效地降低系统的误码率，延长传输距离，降低系统成本。
FEC在400G级别和所有未来的数据中心通讯标准中非用不可，IEEE802.3b 中对FEC的要求是在400GAUI-16及400GAUI-8的所有场景中，永远打开FEC功能。目前只有集成在FPGA芯片内部的硬核RS编码器IP，但需要购买，也有些国外组织或企业已经实现，但实现方式保密，目前的一些文献中实现了100GRS编码器。
虽然RS并行编码已被广泛应用，但大多数应用于RS（255，239）等场合，虽然有应用于RS（544，514），但也局限在100G，而在400G RS编码这样的高数据量的场合中，由于并行度高，会导致RS编码的复杂度高，且难以时序收敛，无法满足编码效率，即系统传输效率难以达到400G。
综上所述，如何有效地实现高系统传输效率的RS编码，是目前本领域技术人员急需解决的技术问题。
发明内容
本发明的目的是提供一种数据传输系统及其RS编码装置和方法，以有效地实现高系统传输效率的RS编码。
为解决上述技术问题，本发明提供如下技术方案：
一种RS编码装置，包括：
输入乒乓控制模块，用于接收待编码数据，并按照乒乓方式交替分配至第一FIFO和第二FIFO，且分配时进行并行输出；
所述第一FIFO，用于接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
所述第二FIFO，用于接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
第一编码模块，用于读取所述第一FIFO中存储的数据，并对
Figure 948649DEST_PATH_IMAGE001
路并行数据进行RS 编码，将编码结果及相应的输出控制信号写入第三FIFO；
第二编码模块，用于读取所述第二FIFO中存储的数据，并对
Figure 738751DEST_PATH_IMAGE001
路并行数据进行RS 编码，将编码结果及相应的输出控制信号写入第四FIFO；
所述第三FIFO，所述第四FIFO；
输出合并模块，用于从所述第三FIFO和所述第四FIFO中交替读取数据，以进行编码后的数据整合；
其中，
Figure 40550DEST_PATH_IMAGE001
为并行编码的并行度，
Figure 43141DEST_PATH_IMAGE001
为不小于2的正整数；所述第一FIFO的写周期、 所述第二FIFO的写周期、所述第三FIFO的读周期以及所述第四FIFO的读周期均采用周期为 T的第一时钟域；所述第一FIFO的读周期，所述第二FIFO的读周期，所述第三FIFO的写周期， 所述第四FIFO的写周期，所述第一编码模块的时钟，以及所述第二编码模块的时钟均采用 周期为2T的第二时钟域。
优选的，所述第一编码模块在进行RS编码时，具体用于：
通过
Figure 97685DEST_PATH_IMAGE002
进行校验码的生成；
其中，
Figure 58688DEST_PATH_IMAGE003
表示的是编码系数矩阵，
Figure 300313DEST_PATH_IMAGE004
表示的是初始系数矩阵，
Figure 119977DEST_PATH_IMAGE005
表示的是生成 多项式系数矩阵，
Figure 29027DEST_PATH_IMAGE006
至
Figure 895352DEST_PATH_IMAGE007
表示的是在当前计算周期计算之后的第0至第
Figure 155432DEST_PATH_IMAGE008
寄 存器的值，
Figure 499826DEST_PATH_IMAGE009
至
Figure 279694DEST_PATH_IMAGE010
表示的是
Figure 51341DEST_PATH_IMAGE001
路输入数据，
Figure 798717DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 946802DEST_PATH_IMAGE011
个码元，
Figure 830444DEST_PATH_IMAGE012
表 示的是
Figure 789304DEST_PATH_IMAGE011
个码元中有
Figure 758397DEST_PATH_IMAGE012
个信息码元。
优选的，所述第一编码模块在进行RS编码时，具体用于：
针对任意1个常系数的任意1次乘法计算，通过调用预先创建的所述常系数的乘法器，确定出针对所述常系数的本次乘法计算结果。
优选的，所述第一编码模块在进行RS编码时，当当前的并行度
Figure 710172DEST_PATH_IMAGE001
小于
Figure 713901DEST_PATH_IMAGE013
时，初 始系数矩阵
Figure 843662DEST_PATH_IMAGE004
采用
Figure 34472DEST_PATH_IMAGE014
，生成多项式系数矩阵
Figure 524359DEST_PATH_IMAGE005
采 用
Figure 382593DEST_PATH_IMAGE015
；
当当前的并行度
Figure 198103DEST_PATH_IMAGE001
大于等于
Figure 876209DEST_PATH_IMAGE013
时，初始系数矩阵
Figure 923449DEST_PATH_IMAGE004
采用
Figure 370611DEST_PATH_IMAGE016
，生成多项式系数矩阵
Figure 357021DEST_PATH_IMAGE005
采用
Figure 788003DEST_PATH_IMAGE017
；
其中，
Figure 619692DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 937672DEST_PATH_IMAGE011
个码元，
Figure 829405DEST_PATH_IMAGE012
表示的是
Figure 747682DEST_PATH_IMAGE011
个码元中有
Figure 383063DEST_PATH_IMAGE012
个信息 码元，
Figure 804817DEST_PATH_IMAGE018
至
Figure 883763DEST_PATH_IMAGE019
表示的是预设的生成多项式的
Figure 23757DEST_PATH_IMAGE013
个系数。
优选的，
Figure 462829DEST_PATH_IMAGE001
为64。
优选的，所述RS编码装置采用
Figure 4668DEST_PATH_IMAGE011
=544，
Figure 254515DEST_PATH_IMAGE012
=514，
Figure 881806DEST_PATH_IMAGE020
=15，
Figure 858989DEST_PATH_IMAGE021
=10的码组；
其中，
Figure 520914DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 938733DEST_PATH_IMAGE011
个码元，
Figure 53320DEST_PATH_IMAGE012
表示的是
Figure 346111DEST_PATH_IMAGE011
个码元中有
Figure 878854DEST_PATH_IMAGE012
个信息 码元，
Figure 719772DEST_PATH_IMAGE020
表示的是能纠正的码元数目，
Figure 587233DEST_PATH_IMAGE021
表示的是单个码元包括
Figure 60547DEST_PATH_IMAGE021
位二进制数。
一种数据传输系统，包括如上述任一项所述的RS编码装置。
一种RS编码方法，包括：
输入乒乓控制模块接收待编码数据，并按照乒乓方式交替分配至第一FIFO和第二FIFO，且分配时进行并行输出；
所述第一FIFO接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
所述第二FIFO接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
第一编码模块读取所述第一FIFO中存储的数据，并对
Figure 431485DEST_PATH_IMAGE001
路并行数据进行RS编码， 将编码结果及相应的输出控制信号写入第三FIFO；
第二编码模块读取所述第二FIFO中存储的数据，并对
Figure 443303DEST_PATH_IMAGE001
路并行数据进行RS编码， 将编码结果及相应的输出控制信号写入第四FIFO；
输出合并模块从所述第三FIFO和所述第四FIFO中交替读取数据，以进行编码后的数据整合；
其中，
Figure 1324DEST_PATH_IMAGE001
为并行编码的并行度，
Figure 937050DEST_PATH_IMAGE001
为不小于2的正整数；所述第一FIFO的写周期、 所述第二FIFO的写周期、所述第三FIFO的读周期以及所述第四FIFO的读周期均采用周期为 T的第一时钟域；所述第一FIFO的读周期，所述第二FIFO的读周期，所述第三FIFO的写周期， 所述第四FIFO的写周期，所述第一编码模块的时钟，以及所述第二编码模块的时钟均采用 周期为2T的第二时钟域。
优选的，所述第一编码模块在进行RS编码时，通过
Figure 162495DEST_PATH_IMAGE002
进行校验码的生成；
其中，
Figure 345214DEST_PATH_IMAGE003
表示的是编码系数矩阵，
Figure 656110DEST_PATH_IMAGE004
表示的是初始系数矩阵，
Figure 957646DEST_PATH_IMAGE005
表示的是生成 多项式系数矩阵，
Figure 37597DEST_PATH_IMAGE006
至
Figure 391218DEST_PATH_IMAGE007
表示的是在当前计算周期计算之后的第0至第
Figure 189410DEST_PATH_IMAGE008
寄 存器的值，
Figure 670201DEST_PATH_IMAGE009
至
Figure 604659DEST_PATH_IMAGE010
表示的是
Figure 394760DEST_PATH_IMAGE001
路输入数据，
Figure 414669DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 948418DEST_PATH_IMAGE011
个码元，
Figure 488115DEST_PATH_IMAGE012
表 示的是
Figure 183539DEST_PATH_IMAGE011
个码元中有
Figure 690744DEST_PATH_IMAGE012
个信息码元。
优选的，所述第一编码模块在进行RS编码时，针对任意1个常系数的任意1次乘法计算，通过调用预先创建的所述常系数的乘法器，确定出针对所述常系数的本次乘法计算结果。
应用本发明实施例所提供的技术方案，输入乒乓控制模块可以接收待编码数据， 并按照乒乓方式交替分配至第一FIFO和第二FIFO，且分配时进行并行输出，第一编码模块 和第二编码模块，则可以分别读取第一FIFO2和第二FIFO中存储的数据，并对
Figure 28184DEST_PATH_IMAGE001
路并行数 据进行RS编码，将编码结果及相应的输出控制信号相应地写入第三FIFO和第四FIFO。可以 看出，由于第一编码模块和第二编码模块均是同时处理
Figure 671655DEST_PATH_IMAGE001
路并行数据，因此可以有效地实 现高系统传输效率。并且，本申请的方案中，第一FIFO的写周期、第二FIFO的写周期、第三 FIFO的读周期以及第四FIFO的读周期均采用周期为T的第一时钟域，第一FIFO的读周期，第 二FIFO的读周期，第三FIFO的写周期，第四FIFO的写周期，第一编码模块的时钟，以及第二 编码模块的时钟均采用周期为2T的第二时钟域。因此，对于第一编码模块和第二编码模块 而言，相当于是降低了读频率，实现了降频编码，这样使得系统传输效率较高时，本申请的 方案也能够实现时序收敛，满足编码效率的要求。综上所述，本申请的方案可以有效地实现 高系统传输效率的RS编码。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中一种RS编码装置的结构示意图。
具体实施方式
本发明的核心是提供一种RS编码装置，可以有效地实现高系统传输效率的RS编码。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明中一种RS编码装置的结构示意图，该RS编码装置可以包括：
输入乒乓控制模块10，用于接收待编码数据，并按照乒乓方式交替分配至第一FIFO21和第二FIFO22，且分配时进行并行输出；
第一FIFO21，用于接收输入乒乓控制模块10输出的待编码数据以及相应的输入控制信号；
第二FIFO22，用于接收输入乒乓控制模块10输出的待编码数据以及相应的输入控制信号；
第一编码模块31，用于读取第一FIFO21中存储的数据，并对
Figure 554291DEST_PATH_IMAGE001
路并行数据进行RS 编码，将编码结果及相应的输出控制信号写入第三FIFO23；
第二编码模块32，用于读取第二FIFO22中存储的数据，并对
Figure 283213DEST_PATH_IMAGE001
路并行数据进行RS 编码，将编码结果及相应的输出控制信号写入第四FIFO24；
第三FIFO23，第四FIFO24；
输出合并模块40，用于从第三FIFO23和第四FIFO24中交替读取数据，以进行编码后的数据整合；
其中，
Figure DEST_PATH_IMAGE023A
为并行编码的并行度，
Figure 31202DEST_PATH_IMAGE001
为不小于2的正整数；第一FIFO21的写周期、第 二FIFO22的写周期、第三FIFO23的读周期以及第四FIFO24的读周期均采用周期为T的第一 时钟域；第一FIFO21的读周期，第二FIFO22的读周期，第三FIFO23的写周期，第四FIFO24的 写周期，第一编码模块31的时钟，以及第二编码模块32的时钟均采用周期为2T的第二时钟 域。
具体的，FEC的编码通常可以用这种形式出现RS(
Figure 794758DEST_PATH_IMAGE011
，
Figure 848296DEST_PATH_IMAGE012
，
Figure 595672DEST_PATH_IMAGE020
，
Figure 806074DEST_PATH_IMAGE021
)，其中的
Figure 237186DEST_PATH_IMAGE011
表示 的是一个码块共有
Figure 992784DEST_PATH_IMAGE011
个码元。
Figure 43435DEST_PATH_IMAGE012
表示的是
Figure 526369DEST_PATH_IMAGE011
个码元中有
Figure 530097DEST_PATH_IMAGE012
个信息码元，即信息符号个数为
Figure 925437DEST_PATH_IMAGE012
。
Figure 381826DEST_PATH_IMAGE020
表示的是能纠正的码元数目，
Figure 137293DEST_PATH_IMAGE024
。
Figure 729948DEST_PATH_IMAGE021
为symbol size，表示的是单个码元包 括
Figure 545457DEST_PATH_IMAGE021
位二进制数，即位宽。
例如，输入本申请的RS编码装置的信息符号个数为
Figure 708717DEST_PATH_IMAGE012
，符号的位宽为
Figure 267874DEST_PATH_IMAGE021
，因此输 入RS编码装置的每个codeword的总位宽便为
Figure 715036DEST_PATH_IMAGE012
·
Figure 701446DEST_PATH_IMAGE021
。
由于本申请的方案采用的是并行编码，
Figure 132428DEST_PATH_IMAGE001
为并行编码的并行度，因此，如果
Figure 714850DEST_PATH_IMAGE001
可 以被
Figure 282098DEST_PATH_IMAGE012
整除，则可得编码周期
Figure 439409DEST_PATH_IMAGE025
为
Figure 826528DEST_PATH_IMAGE026
，反之，若
Figure 727488DEST_PATH_IMAGE001
不可以被
Figure 162624DEST_PATH_IMAGE012
整除，则编码周期
Figure 490837DEST_PATH_IMAGE026
取整并加1，并且在最后一个周期并行度会降为
Figure 365253DEST_PATH_IMAGE027
，最后一个周期有效 数据位宽即为
Figure 804324DEST_PATH_IMAGE028
。
输入乒乓控制模块10可以接收待编码数据，按照乒乓方式交替分配至第一FIFO21和第二FIFO22。具体的，输入乒乓控制模块10例如可以根据控制codeword的脉冲信号，产生和每个codeword相对应的输入控制信号，该输入控制信号通常可以为脉冲信号。
例如一种具体场合中，编码周期
Figure 80585DEST_PATH_IMAGE025
=9，且
Figure 330432DEST_PATH_IMAGE012
=514，
Figure 223301DEST_PATH_IMAGE021
=10，即一个codeword为 5140bit。输入乒乓控制模块10会将第一个codeword及其输入控制信号in_pulse用9个周期 分配到第一FIFO21（ First Input First Output，先进先出），而第二个codeword及其输入 控制信号in_pulse用9个周期分配到第二FIFO22，第三个codeword及其输入控制信号in_ pulse用9个周期分配到第一FIFO21，第四个codeword及其输入控制信号in_pulse用9个周 期分配到第二FIFO22，如此便是按照乒乓方式交替分配，实现了数据流的缓存分配，且保证 了数据流的连续性。
并且需要说明的是，本申请的方案是并行编码，因此，输入乒乓控制模块10按照乒 乓方式交替分配数据时，是同时进行
Figure 466064DEST_PATH_IMAGE001
路的数据输出，例如上述例子中，第一个codeword 及其输入控制信号in_pulse用9个周期分配到第一FIFO21时，前8个周期利用
Figure 862410DEST_PATH_IMAGE001
路并行输 出，例如
Figure 283158DEST_PATH_IMAGE001
=64，则利用
Figure 132165DEST_PATH_IMAGE001
路，每个周期可以输出
Figure 913040DEST_PATH_IMAGE001
·
Figure 429472DEST_PATH_IMAGE021
=640bit，最后1个周期输出剩余 的20bit。
本申请设置了第一编码电路和第二编码电路，二者结构相同，并行运算，第一编码电路包括第一FIFO21，第一编码模块31以及第三FIFO23，第二编码电路则包括第二FIFO22，第二编码模块32以及第四FIFO24。
以第一编码电路为例进行说明。第一FIFO21可以接收输入乒乓控制模块10输出的待编码数据以及相应的输入控制信号。本申请为了进行降频编码，设置第一FIFO21的读写周期不同，具体的，读周期是写周期的2分频，同样的，编码电路时钟也是该写周期的2分频，换句话说，第一FIFO21的写周期采用的是周期为T的第一时钟域，第一FIFO21的读周期以及第一编码模块31的时钟采用的是周期为2T的第二时钟域。本申请的图1中，对采用第一时钟域的部分和采用第二时钟域的部分进行了区分。由于第一FIFO21的读周期以及第一编码模块31的时钟采用的是周期为2T的第二时钟域，因此，对于第一编码模块31而言，相当于是降频编码，即编码时的频率相较于输入乒乓控制模块10的数据接收频率而言降低了一半，这样的降频编码解决了复杂的反馈编码逻辑在较高的频率上实现时序收敛的问题，尤其是在并行度高时，本申请的方案具有明显的优势。相应的，第三FIFO23的读周期采用周期为T的第一时钟域，第三FIFO23的写周期采用周期为2T的第二时钟域。第二编码电路则与第一编码电路同理。
第一编码电路读取第一FIFO21中存储的数据，即读取第一FIFO21中存储的带编码 数据以及相应的输入控制信号，从而对
Figure 4809DEST_PATH_IMAGE001
路并行数据进行RS编码，在
Figure 91845DEST_PATH_IMAGE025
个周期内完成 codeword的编码计算，并生成
Figure 410831DEST_PATH_IMAGE029
个bit的校验码，放在数据流的指定位置。同时， 会产生编码后的codeword，并输出控制信号，输出控制信号通常也可以是脉冲信号，从而将 编码后的数据流及相应的输出控制信号写入第三FIFO23。同样的，第二编码模块32可以将 编码结果及相应的输出控制信号写入第四FIFO24。最后，由输出合并模块40从第三FIFO23 和第四FIFO24中交替读取数据，实现编码后的数据整合。
在本发明的一种具体实施方式中，第一编码模块31在进行RS编码时，当当前的并 行度
Figure 781770DEST_PATH_IMAGE001
小于
Figure 528009DEST_PATH_IMAGE013
时，初始系数矩阵
Figure 617188DEST_PATH_IMAGE004
采用
Figure 481808DEST_PATH_IMAGE014
，生 成多项式系数矩阵
Figure 707253DEST_PATH_IMAGE005
采用
Figure 889972DEST_PATH_IMAGE015
；
当当前的并行度
Figure 200868DEST_PATH_IMAGE001
大于等于
Figure 861656DEST_PATH_IMAGE013
时，初始系数矩阵
Figure 692340DEST_PATH_IMAGE004
采用
Figure 45961DEST_PATH_IMAGE016
，生成多项式系数矩阵
Figure 844153DEST_PATH_IMAGE005
采用
Figure 308632DEST_PATH_IMAGE017
；
其中，
Figure 508670DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 783924DEST_PATH_IMAGE011
个码元，
Figure 866150DEST_PATH_IMAGE012
表示的是
Figure 150632DEST_PATH_IMAGE011
个码元中有
Figure 205175DEST_PATH_IMAGE012
个信息 码元，
Figure 900599DEST_PATH_IMAGE018
至
Figure 407804DEST_PATH_IMAGE019
表示的是预设的生成多项式的
Figure 479665DEST_PATH_IMAGE013
个系数。
该种实施方式中考虑到，按照RS串行编码原理，每个周期只能按一个symbol size 编码，根据RS串行编码原理，可以用状态空间对并行编码进行描述。因此，当并行度
Figure 136518DEST_PATH_IMAGE001
小于
Figure 268422DEST_PATH_IMAGE013
时，初始系数矩阵
Figure 262923DEST_PATH_IMAGE004
可以采用
Figure 138475DEST_PATH_IMAGE014
，生成多项 式系数矩阵
Figure 387185DEST_PATH_IMAGE005
采用
Figure 689990DEST_PATH_IMAGE015
。而当并行度
Figure 171787DEST_PATH_IMAGE001
大于等于
Figure 585451DEST_PATH_IMAGE013
时，初始系数矩阵
Figure 219825DEST_PATH_IMAGE004
和生成 多项式系数矩阵
Figure 427953DEST_PATH_IMAGE005
采用便按照上文描述进行调整，从而在并行度较大时有效地满足系统 要求。
进一步的，在本发明的一种具体实施方式中，第一编码模块31在进行RS编码时，具体用于：
针对任意1个常系数的任意1次乘法计算，通过调用预先创建的常系数的乘法器，确定出针对常系数的本次乘法计算结果。
可以理解的是，对于第二编码模块32，也可以采用如该种实施方式中的第一编码模块31的实施方式，即通过调用预先创建的常系数的乘法器来得到乘法计算结果。
该种实施方式中对常系数乘法器进行优化。通常，计算出矩阵中的某个系数，即可以得出该系数的常系数乘法器，该乘法器在伽罗华域加法，即FPGA内实现为异或。以常系数523为例，通过在GF（210）域上从0到1023每一个数值与常系数523做乘法，即可得出该乘法器的查找表，该乘法器的部分查找表形式如表1所示。
表一：常系数523的部分查找表
Figure 397046DEST_PATH_IMAGE030
由表一可以看出，例如需要将常系数523与乘数0相乘时，结果为0，需要将常系数523与乘数1相乘时，结果为523，需要将常系数523与乘数2相乘时，结果为31。
由于该种实施方式中，可以调用预先创建的常系数的乘法器，实现了乘法器优化，因此有利于进一步解决时序收敛难度高的问题，且单个乘法器减少逻辑资源消耗约0.1%，而编码中采用了大量的常系数乘法器，因此该种实施方式的设计可以有效地降低逻辑资源消耗。
此外，在预先创建各个常系数的乘法器时，可以通过MATLAB计算。
在本发明的一种具体实施方式中，考虑到通常是通过
Figure 614401DEST_PATH_IMAGE031
..................公式（1） 进行校验码的生成，其中的
Figure 352549DEST_PATH_IMAGE032
。而根据编码系数矩阵的特点，可以得到是
Figure 747890DEST_PATH_IMAGE033
行 为
Figure 204279DEST_PATH_IMAGE013
，列为
Figure 959745DEST_PATH_IMAGE013
的矩阵，该矩阵与矩阵
Figure 552401DEST_PATH_IMAGE034
相同，因 此将公式（1）设计为：
Figure 855993DEST_PATH_IMAGE002
...................公式（2） 即在本发明的一种具体实施方式中，第一编码模块31在进行RS编码时，具体用于：通过公式 （2）进行校验码的生成。
其中，
Figure 799678DEST_PATH_IMAGE003
表示的是编码系数矩阵，
Figure 358835DEST_PATH_IMAGE004
表示的是初始系数矩阵，
Figure 805997DEST_PATH_IMAGE005
表示的是生成 多项式系数矩阵，
Figure 792408DEST_PATH_IMAGE006
至
Figure 442963DEST_PATH_IMAGE007
表示的是在当前计算周期计算之后的第0至第
Figure 540232DEST_PATH_IMAGE008
寄 存器的值，
Figure 373059DEST_PATH_IMAGE009
至
Figure 530371DEST_PATH_IMAGE010
表示的是
Figure 917490DEST_PATH_IMAGE001
路输入数据，
Figure 569182DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 256515DEST_PATH_IMAGE011
个码元，
Figure 132199DEST_PATH_IMAGE012
表 示的是
Figure 272193DEST_PATH_IMAGE011
个码元中有
Figure 445685DEST_PATH_IMAGE012
个信息码元。
可以看出，通过该种实施方式中的矩阵设计，进一步地降低了逻辑计算复杂度，即解决了编码反馈加法计算逻辑复杂问题，从而有利于在降低频率上的时序收敛要求
因此，该种实施方式中，对于并行度
Figure 987525DEST_PATH_IMAGE001
的待编码数据，从第1至第
Figure 221060DEST_PATH_IMAGE013
组分别与 上一周期的计算反馈
Figure 861733DEST_PATH_IMAGE006
，
Figure 838916DEST_PATH_IMAGE035
...
Figure 235262DEST_PATH_IMAGE007
，
Figure 905278DEST_PATH_IMAGE036
相加，然后与矩阵相乘即可得出每个周期的 反馈冗余码，最后一个周期根据其并行度数值按照相同方法确定其矩阵即可，并将最后的 有效数据与矩阵计算得出冗余码
Figure 754285DEST_PATH_IMAGE013
个symbol size，按序放置在数据的最后一个周期；
此外需要说明的是，第一编码模块31和第二编码模块32在编码的同时，可以根据编码codeword的输入控制信号计数并控制编码的周期，该输入控制信号可以是脉冲信号。产生用于与编码后的codeword对应的输出控制信号，该输出控制信号也可以是脉冲信号。
输出合并模块40可以根据第三FIFO23和第四FIFO24的空和满的情况，产生读信 号，并且如上文的描述，读写第三FIFO23和第四FIFO24的时钟频率不一样，写是读的2分频， 因此对具体的一个第三FIFO23或者第四FIFO24的读信号，会在
Figure 551471DEST_PATH_IMAGE025
个周期内有效，
Figure 802324DEST_PATH_IMAGE025
个周期 内无效，如此交替。而因为有两路编码，因此输出合并模块40从第三FIFO23和第四FIFO24读 取的数据会交替，进而合并成一路数据输出，实现数据流的不间断输出。
本申请的方案中，进行的是并行度
Figure 643241DEST_PATH_IMAGE001
的编码，因此，
Figure 979544DEST_PATH_IMAGE001
的取值不能过低，但过高也 会增大编码复杂度，使得时序收敛难度提高。因此，在本发明的一种具体实施方式中，采用 并行度为64的编码，即
Figure 314842DEST_PATH_IMAGE001
为64，可以保证电路的最大时钟频率大于351.5625Mhz，二分频时 钟最大频率大于351.5625Mhz 2分频时钟，在数据接口宽度为1280比特的情况下，可以达到 425G/bits以上的数据吞吐率。
进一步的，在本发明的一种具体实施方式中，RS编码装置可以采用
Figure 685780DEST_PATH_IMAGE011
=544，
Figure 697599DEST_PATH_IMAGE012
= 514，
Figure 786778DEST_PATH_IMAGE020
=15，
Figure 660187DEST_PATH_IMAGE021
=10的码组。其中，
Figure 620053DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 68351DEST_PATH_IMAGE011
个码元，
Figure 379247DEST_PATH_IMAGE012
表示的是
Figure 305615DEST_PATH_IMAGE011
个码 元中有
Figure 416526DEST_PATH_IMAGE012
个信息码元，
Figure 504568DEST_PATH_IMAGE020
表示的是能纠正的码元数目，
Figure 99497DEST_PATH_IMAGE021
表示的是单个码元包括
Figure 580288DEST_PATH_IMAGE021
位二 进制数。
以RS(544，514，15，10)码组为例，IEEE802 .3协议进行说明，根据协议要求，实现该编码时序频率要求在351.5625MHz。根据协议要求，数据流有两路并行编码实现，因此可以得到给定的生成多项式，表示为：
Figure DEST_PATH_IMAGE037
。该多项式的系 数可以参阅表2。
表二：多项式对应的系数表
Figure 45905DEST_PATH_IMAGE038
单路编码codeword 为514个symbol，设定的每个周期计算位宽为640bit，即64个 symbol。并行度
Figure 570427DEST_PATH_IMAGE001
为64，
Figure 590336DEST_PATH_IMAGE026
不能整除，取整加1即为9，则最后一个周期的并行度为 514-（9-1）*64=2。
输入乒乓控制模块10可以根据codeword的脉冲信号in_pulse，将第一个codeword1在9个周期的数据及其输入控制信号写入第一FIFO21，相应的，第二个codeword2在9个周期的数据及其输入控制信号写入第二FIFO22，第三个codeword3在9个周期的数据及其输入控制信号写入第一FIFO21，如此交替。
第一编码电路通过9个周期将codeword读出编码，由于第一时钟域和第二时钟域的设置，读为写的2分频时钟频率，读完一个codeword1时，下个codeword3正好要写入，第一FIFO21不会为空，保证了数据的连续性和传输效率。第一编码电路在前8个周期按照并行度64编码，最后一个周期按并行度2编码，最终的编码结果写入第一编码电路中的第三FIFO23。第二编码电路同理。
输出合并模块40可以产生读信号，因为第一时钟域和第二时钟域的设置，即写为读的2分频时钟频率，所以等待第三FIFO23不空9个周期才开始读数据，从第三FIFO23读取9个周期数据后，第三FIFO23中的codeword1被完全读取，然后用9个周期从第四FIFO24中读取codeword2，再用9个周期从第三FIFO23中读取codeword3，依次交替，实现编码后数据的整合，保证了数据流的连续性。
应用本发明实施例所提供的技术方案，输入乒乓控制模块10可以接收待编码数 据，并按照乒乓方式交替分配至第一FIFO21和第二FIFO22，且分配时进行并行输出，第一编 码模块31和第二编码模块32，则可以分别读取第一FIFO21和第二FIFO22中存储的数据，并 对
Figure 609238DEST_PATH_IMAGE001
路并行数据进行RS编码，将编码结果及相应的输出控制信号相应地写入第三FIFO23 和第四FIFO24。可以看出，由于第一编码模块31和第二编码模块32均是同时处理
Figure 398203DEST_PATH_IMAGE001
路并行 数据，因此可以有效地实现高系统传输效率。并且，本申请的方案中，第一FIFO21的写周期、 第二FIFO22的写周期、第三FIFO23的读周期以及第四FIFO24的读周期均采用周期为T的第 一时钟域，第一FIFO21的读周期，第二FIFO22的读周期，第三FIFO23的写周期，第四FIFO24 的写周期，第一编码模块31的时钟，以及第二编码模块32的时钟均采用周期为2T的第二时 钟域。因此，对于第一编码模块31和第二编码模块32而言，相当于是降低了读频率，实现了 降频编码，这样使得系统传输效率较高时，本申请的方案也能够实现时序收敛，满足编码效 率的要求。综上所述，本申请的方案可以有效地实现高系统传输效率的RS编码。
相应于上面的方法实施例，本发明实施例还提供了一种数据传输系统以及一种RS编码方法，可与上文相互对应参照。该数据传输系统可以包括如上述任一实施例中的RS编码装置。
该RS编码方法可以包括以下步骤：
步骤一：输入乒乓控制模块接收待编码数据，并按照乒乓方式交替分配至第一FIFO和第二FIFO，且分配时进行并行输出；
步骤二：第一FIFO接收输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
步骤三：第二FIFO接收输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
步骤四：第一编码模块读取第一FIFO中存储的数据，并对
Figure 359206DEST_PATH_IMAGE001
路并行数据进行RS编 码，将编码结果及相应的输出控制信号写入第三FIFO；
步骤五：第二编码模块读取第二FIFO中存储的数据，并对
Figure 131990DEST_PATH_IMAGE001
路并行数据进行RS编 码，将编码结果及相应的输出控制信号写入第四FIFO；
步骤六：输出合并模块从第三FIFO和第四FIFO中交替读取数据，以进行编码后的数据整合；
其中，
Figure 672692DEST_PATH_IMAGE001
为不小于2的正整数；第一FIFO的写周期、第二FIFO的写周期、第三FIFO 的读周期以及第四FIFO的读周期均采用周期为T的第一时钟域；第一FIFO的读周期，第二 FIFO的读周期，第三FIFO的写周期，第四FIFO的写周期，第一编码模块的时钟，以及第二编 码模块的时钟均采用周期为2T的第二时钟域。
在本发明的一种具体实施方式中，第一编码模块在进行RS编码时，通过
Figure 598054DEST_PATH_IMAGE002
进行校验码的生成；
其中，
Figure 729958DEST_PATH_IMAGE003
表示的是编码系数矩阵，
Figure 724459DEST_PATH_IMAGE004
表示的是初始系数矩阵，
Figure 334432DEST_PATH_IMAGE005
表示的是生成 多项式系数矩阵，
Figure 111371DEST_PATH_IMAGE006
至
Figure 414176DEST_PATH_IMAGE007
表示的是在当前计算周期计算之后的第0至第
Figure 630394DEST_PATH_IMAGE008
寄 存器的值，
Figure 44057DEST_PATH_IMAGE009
至
Figure 662121DEST_PATH_IMAGE010
表示的是
Figure 886560DEST_PATH_IMAGE001
路输入数据，
Figure 855653DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 541849DEST_PATH_IMAGE011
个码元，
Figure 545577DEST_PATH_IMAGE012
表 示的是
Figure 940917DEST_PATH_IMAGE011
个码元中有
Figure 131727DEST_PATH_IMAGE012
个信息码元。
在本发明的一种具体实施方式中，第一编码模块在进行RS编码时，针对任意1个常系数的任意1次乘法计算，通过调用预先创建的常系数的乘法器，确定出针对常系数的本次乘法计算结果。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器（RAM）、内存、只读存储器（ROM）、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (8)

1.一种RS编码装置，其特征在于，包括：
输入乒乓控制模块，用于接收待编码数据，并按照乒乓方式交替分配至第一FIFO和第二FIFO，且分配时进行并行输出；
所述第一FIFO，用于接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
所述第二FIFO，用于接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
第一编码模块，用于读取所述第一FIFO中存储的数据，并对
Figure 384391DEST_PATH_IMAGE001
路并行数据进行RS编码， 将编码结果及相应的输出控制信号写入第三FIFO；
第二编码模块，用于读取所述第二FIFO中存储的数据，并对
Figure 632970DEST_PATH_IMAGE001
路并行数据进行RS编码， 将编码结果及相应的输出控制信号写入第四FIFO；
所述第三FIFO，所述第四FIFO；
输出合并模块，用于从所述第三FIFO和所述第四FIFO中交替读取数据，以进行编码后的数据整合；
其中，
Figure 762600DEST_PATH_IMAGE001
为并行编码的并行度，
Figure 811195DEST_PATH_IMAGE001
为不小于2的正整数；所述第一FIFO的写周期、所述 第二FIFO的写周期、所述第三FIFO的读周期以及所述第四FIFO的读周期均采用周期为T的 第一时钟域；所述第一FIFO的读周期，所述第二FIFO的读周期，所述第三FIFO的写周期，所 述第四FIFO的写周期，所述第一编码模块的时钟，以及所述第二编码模块的时钟均采用周 期为2T的第二时钟域；
所述第一编码模块在进行RS编码时，具体用于：
通过
Figure 102499DEST_PATH_IMAGE002
进行校验码的生成；
其中，
Figure 838374DEST_PATH_IMAGE003
表示的是编码系数矩阵，
Figure 771695DEST_PATH_IMAGE004
表示的是初始系数矩阵，
Figure 158683DEST_PATH_IMAGE005
表示的是生成多项式 系数矩阵，
Figure 886467DEST_PATH_IMAGE006
至
Figure 109638DEST_PATH_IMAGE007
表示的是在当前计算周期计算之后的第0至第
Figure 581071DEST_PATH_IMAGE008
寄存器的 值，
Figure 573297DEST_PATH_IMAGE009
至
Figure 222716DEST_PATH_IMAGE010
表示的是
Figure 198762DEST_PATH_IMAGE001
路输入数据，
Figure 208306DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 320619DEST_PATH_IMAGE011
个码元，
Figure 124627DEST_PATH_IMAGE012
表示的是
Figure 587969DEST_PATH_IMAGE011
个码元中有
Figure 384893DEST_PATH_IMAGE012
个信息码元。
2.根据权利要求1所述的RS编码装置，其特征在于，所述第一编码模块在进行RS编码时，具体用于：
针对任意1个常系数的任意1次乘法计算，通过调用预先创建的所述常系数的乘法器，确定出针对所述常系数的本次乘法计算结果。
3.根据权利要求1所述的RS编码装置，其特征在于，所述第一编码模块在进行RS编码 时，当当前的并行度
Figure 617291DEST_PATH_IMAGE001
小于
Figure 857779DEST_PATH_IMAGE013
时，初始系数矩阵
Figure 542839DEST_PATH_IMAGE004
采用
Figure 894186DEST_PATH_IMAGE014
，生成多项式系数矩阵
Figure 728893DEST_PATH_IMAGE005
采用
Figure 140283DEST_PATH_IMAGE015
；
当当前的并行度
Figure 47059DEST_PATH_IMAGE001
大于等于
Figure 936517DEST_PATH_IMAGE013
时，初始系数矩阵
Figure 143508DEST_PATH_IMAGE004
采用
Figure 975067DEST_PATH_IMAGE016
，生成多项式系数矩阵
Figure 369139DEST_PATH_IMAGE005
采用
Figure 16283DEST_PATH_IMAGE017
；
其中，
Figure 546622DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 299814DEST_PATH_IMAGE011
个码元，
Figure 181182DEST_PATH_IMAGE012
表示的是
Figure 927290DEST_PATH_IMAGE011
个码元中有
Figure 577714DEST_PATH_IMAGE012
个信息码元，
Figure 236229DEST_PATH_IMAGE018
至
Figure 604893DEST_PATH_IMAGE019
表示的是预设的生成多项式的
Figure 127928DEST_PATH_IMAGE013
个系数。
4.根据权利要求1所述的RS编码装置，其特征在于，
Figure 898438DEST_PATH_IMAGE001
为64。
5.根据权利要求4所述的RS编码装置，其特征在于，所述RS编码装置采用
Figure 727854DEST_PATH_IMAGE011
=544，
Figure 583814DEST_PATH_IMAGE012
= 514，
Figure 671725DEST_PATH_IMAGE020
=15，
Figure 765583DEST_PATH_IMAGE021
=10的码组；
其中，
Figure 31479DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 859889DEST_PATH_IMAGE011
个码元，
Figure 502223DEST_PATH_IMAGE012
表示的是
Figure 981746DEST_PATH_IMAGE011
个码元中有
Figure 152964DEST_PATH_IMAGE012
个信息码元，
Figure 967205DEST_PATH_IMAGE020
表示的是能纠正的码元数目，
Figure 882072DEST_PATH_IMAGE021
表示的是单个码元包括
Figure 481680DEST_PATH_IMAGE021
位二进制数。
6.一种数据传输系统，其特征在于，包括如权利要求1至5任一项所述的RS编码装置。
7.一种RS编码方法，其特征在于，包括：
输入乒乓控制模块接收待编码数据，并按照乒乓方式交替分配至第一FIFO和第二FIFO，且分配时进行并行输出；
所述第一FIFO接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
所述第二FIFO接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；
第一编码模块读取所述第一FIFO中存储的数据，并对
Figure 89379DEST_PATH_IMAGE001
路并行数据进行RS编码，将编 码结果及相应的输出控制信号写入第三FIFO；
第二编码模块读取所述第二FIFO中存储的数据，并对
Figure 623872DEST_PATH_IMAGE001
路并行数据进行RS编码，将编 码结果及相应的输出控制信号写入第四FIFO；
输出合并模块从所述第三FIFO和所述第四FIFO中交替读取数据，以进行编码后的数据整合；
其中，
Figure 342430DEST_PATH_IMAGE001
为并行编码的并行度，
Figure 796545DEST_PATH_IMAGE001
为不小于2的正整数；所述第一FIFO的写周期、所述 第二FIFO的写周期、所述第三FIFO的读周期以及所述第四FIFO的读周期均采用周期为T的 第一时钟域；所述第一FIFO的读周期，所述第二FIFO的读周期，所述第三FIFO的写周期，所 述第四FIFO的写周期，所述第一编码模块的时钟，以及所述第二编码模块的时钟均采用周 期为2T的第二时钟域；
所述第一编码模块在进行RS编码时，通过
Figure 824412DEST_PATH_IMAGE022
进行校验码的生成；
其中，
Figure 98399DEST_PATH_IMAGE003
表示的是编码系数矩阵，
Figure 620647DEST_PATH_IMAGE004
表示的是初始系数矩阵，
Figure 929269DEST_PATH_IMAGE005
表示的是生成多项式 系数矩阵，
Figure 629503DEST_PATH_IMAGE006
至
Figure 390785DEST_PATH_IMAGE007
表示的是在当前计算周期计算之后的第0至第
Figure 716724DEST_PATH_IMAGE008
寄存器的 值，
Figure 879852DEST_PATH_IMAGE009
至
Figure 249523DEST_PATH_IMAGE010
表示的是
Figure 498102DEST_PATH_IMAGE001
路输入数据，
Figure 362152DEST_PATH_IMAGE011
表示的是一个码块共有
Figure 121730DEST_PATH_IMAGE011
个码元，
Figure 678614DEST_PATH_IMAGE012
表示的是
Figure 414488DEST_PATH_IMAGE011
个码元中有
Figure 82230DEST_PATH_IMAGE012
个信息码元。
8.根据权利要求7所述的RS编码方法，其特征在于，所述第一编码模块在进行RS编码时，针对任意1个常系数的任意1次乘法计算，通过调用预先创建的所述常系数的乘法器，确定出针对所述常系数的本次乘法计算结果。
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