CN114496979A - 一种提升ldo抗干扰能力的芯片版图结构 - Google Patents

一种提升ldo抗干扰能力的芯片版图结构 Download PDF

Info

Publication number
CN114496979A
CN114496979A CN202111041439.5A CN202111041439A CN114496979A CN 114496979 A CN114496979 A CN 114496979A CN 202111041439 A CN202111041439 A CN 202111041439A CN 114496979 A CN114496979 A CN 114496979A
Authority
CN
China
Prior art keywords
chip
ldo
metal layer
layout structure
chip layout
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111041439.5A
Other languages
English (en)
Other versions
CN114496979B (zh
Inventor
袁少华
王铭义
马洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Holychip Electronic Co ltd
Original Assignee
Shanghai Holychip Electronic Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Holychip Electronic Co ltd filed Critical Shanghai Holychip Electronic Co ltd
Priority to CN202111041439.5A priority Critical patent/CN114496979B/zh
Publication of CN114496979A publication Critical patent/CN114496979A/zh
Application granted granted Critical
Publication of CN114496979B publication Critical patent/CN114496979B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

本发明揭示了一种芯片版图结构，其特征在于：所述芯片版图结构包括至少1个金属层，其中，每个金属层上设计出电感，芯片的VDD通过所述金属层连接到芯片中LDO的电源输入端。本发明的芯片版图结构利用金属层形成的电感改善LDO的抗电源干扰的能力。

Description

一种提升LDO抗干扰能力的芯片版图结构
技术领域
本发明属于芯片领域，特别涉及一种提升LDO抗干扰能力的芯片版图结构。LDO即低压差线性稳压器。
背景技术
芯片中使用LDO的原因主要是：LDO的成本低，噪音低，静态电流小，这些是它的突出优点。然而，芯片中的LDO如果受到外部电源的干扰，会导致PSRR比较低，从而影响芯片的稳定性。
本领域亟需一种能够提升LDO抗干扰能力的芯片版图结构。
发明内容
有鉴于此，本发明提出一种芯片版图结构，其特征在于：
所述芯片版图结构包括至少1个金属层，其中，
每个金属层上设计出电感，
芯片的VDD通过所述金属层连接到芯片中LDO的电源输入端。
优选的，
所述金属层通过金属跳线设计出电感。
优选的，
当电源的电压抖动时，利用金属层上电感的通直隔交，提升芯片中LDO的抗干扰能力。
优选的，
所述金属层为2个金属层。
优选的，
所述金属层为3个金属层。
优选的，
所述2个金属层为串联结构。
优选的，
所述3个金属层为串联结构。
优选的，
所述芯片的VDD与LDO的电源输入端，大致处于相同的位置。
优选的，
当大于1个金属层时，层与层之间为叠层关系。
优选的，
所述芯片为MCU或其他芯片。
本发明具备如下技术效果：
通过上述方案，本发明的芯片版图结构利用金属层形成的电感改善LDO的抗电源干扰的能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本发明的一个实施例中的芯片版图示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图1，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
在一个实施例中，本发明揭示了一种芯片版图结构，其特征在于：
所述芯片版图结构包括至少1个金属层，其中，
每个金属层上设计出电感，
芯片的VDD通过所述金属层连接到芯片中LDO的电源输入端。
能够理解，通过上述方案，本发明的芯片版图结构利用金属层形成的电感改善LDO的抗电源干扰的能力。
在一个实施例中，
所述金属层通过金属跳线设计出电感。
需要说明的是，金属跳线并不怎么增加电阻，但却产生电感，这不仅确保了LDO的工作电压不会明显降低，而且提升了LDO的抗干扰能力。
在一个实施例中，
当电源的电压抖动时，利用金属层上电感的通直隔交，提升芯片中LDO的抗干扰能力。
在一个实施例中，
所述金属层为2个金属层。
参见图1，在一个实施例中，
所述金属层为3个金属层。
能够理解，图1中芯片的VDD与LDO的VDD之间包括了3个通过箭头依次示意的金属层上的电感，为了方便示意，3个金属层上的电感采用了不同的灰度信息。
在一个实施例中，
所述2个金属层为串联结构。
在一个实施例中，
所述3个金属层为串联结构。
进一步参见图1，在一个实施例中，
所述芯片的VDD与LDO的电源输入端，大致处于相同的位置。
在一个实施例中，
当大于1个金属层时，层与层之间为叠层关系。
能够理解，为了减少走线，层与层之间为紧密的叠层关系。典型的，LDO位于最下层的金属层之下。更典型的，芯片的VDD位于最上层的金属层的正上方，更优的，芯片的VDD不在LDO的电源输入端的正上方以避免两个电源过于接近。
在一个实施例中，
所述芯片为MCU或其他芯片。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种芯片版图结构，其特征在于：
所述芯片版图结构包括至少1个金属层，其中，
每个金属层上设计出电感，
芯片的VDD通过所述金属层连接到芯片中LDO的电源输入端。
2.如权利要求1所述的芯片版图结构，其中，优选的，
所述金属层通过金属跳线设计出电感。
3.如权利要求1所述的芯片版图结构，其中，
当电源的电压抖动时，利用金属层上电感的通直隔交，提升芯片中LDO的抗干扰能力。
4.如权利要求1所述的芯片版图结构，其中，
所述金属层为2个金属层。
5.如权利要求1所述的芯片版图结构，其中，
所述金属层为3个金属层。
6.如权利要求3所述的芯片版图结构，其中，
所述2个金属层为串联结构。
7.如权利要求4所述的芯片版图结构，其中，
所述3个金属层为串联结构。
8.如权利要求1所述的芯片版图结构，其中，
所述芯片的VDD与LDO的电源输入端，大致处于相同的位置。
9.如权利要求1所述的芯片版图结构，其中，
当大于1个金属层时，层与层之间为叠层关系。
10.如权利要求1所述的芯片版图结构，其中，
所述芯片为MCU或其他芯片。
CN202111041439.5A 2021-09-06 2021-09-06 一种提升ldo抗干扰能力的芯片版图结构 Active CN114496979B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111041439.5A CN114496979B (zh) 2021-09-06 2021-09-06 一种提升ldo抗干扰能力的芯片版图结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111041439.5A CN114496979B (zh) 2021-09-06 2021-09-06 一种提升ldo抗干扰能力的芯片版图结构

Publications (2)

Publication Number Publication Date
CN114496979A true CN114496979A (zh) 2022-05-13
CN114496979B CN114496979B (zh) 2023-05-23

Family

ID=81491567

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111041439.5A Active CN114496979B (zh) 2021-09-06 2021-09-06 一种提升ldo抗干扰能力的芯片版图结构

Country Status (1)

Country Link
CN (1) CN114496979B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118016013A (zh) * 2024-04-08 2024-05-10 芯北电子科技(南京)有限公司 一种用于液晶显示的显示驱动芯片及其驱动方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100331A (ja) * 2004-09-28 2006-04-13 Renesas Technology Corp 半導体モジュール
CN102856988A (zh) * 2011-06-27 2013-01-02 马克西姆综合产品公司 电感谐振耦合的能量传输系统和方法
CN202966194U (zh) * 2012-12-21 2013-06-05 重庆集诚汽车电子有限责任公司 一种基于车窗一键下降防堵转功能的车身控制器
CN203984230U (zh) * 2014-07-16 2014-12-03 东风汽车公司 一种汽车电控系统的电源电路
CN106878864A (zh) * 2017-03-03 2017-06-20 广东欧珀移动通信有限公司 电源电路和音频设备
CN107454708A (zh) * 2017-05-26 2017-12-08 厦门奇力微电子有限公司 一种高pf、可控硅调光的led驱动器电路
US20180150091A1 (en) * 2013-12-06 2018-05-31 Dialog Semiconductor Gmbh Method and Apparatus for DC-DC Converter with Boost/Low Dropout (LDO) Mode Control
US10110239B1 (en) * 2017-10-12 2018-10-23 Oracle International Corporation Injection-locking PLL with frequency drift tracking and duty-cycle distortion cancellation
CN111668193A (zh) * 2020-05-12 2020-09-15 成都华微电子科技有限公司 带有电感线圈的集成电路芯片
CN112492448A (zh) * 2020-12-17 2021-03-12 深圳市鑫正宇科技有限公司 一种睡眠耳机

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100331A (ja) * 2004-09-28 2006-04-13 Renesas Technology Corp 半導体モジュール
CN102856988A (zh) * 2011-06-27 2013-01-02 马克西姆综合产品公司 电感谐振耦合的能量传输系统和方法
CN202966194U (zh) * 2012-12-21 2013-06-05 重庆集诚汽车电子有限责任公司 一种基于车窗一键下降防堵转功能的车身控制器
US20180150091A1 (en) * 2013-12-06 2018-05-31 Dialog Semiconductor Gmbh Method and Apparatus for DC-DC Converter with Boost/Low Dropout (LDO) Mode Control
CN203984230U (zh) * 2014-07-16 2014-12-03 东风汽车公司 一种汽车电控系统的电源电路
CN106878864A (zh) * 2017-03-03 2017-06-20 广东欧珀移动通信有限公司 电源电路和音频设备
CN107454708A (zh) * 2017-05-26 2017-12-08 厦门奇力微电子有限公司 一种高pf、可控硅调光的led驱动器电路
US10110239B1 (en) * 2017-10-12 2018-10-23 Oracle International Corporation Injection-locking PLL with frequency drift tracking and duty-cycle distortion cancellation
CN111668193A (zh) * 2020-05-12 2020-09-15 成都华微电子科技有限公司 带有电感线圈的集成电路芯片
CN112492448A (zh) * 2020-12-17 2021-03-12 深圳市鑫正宇科技有限公司 一种睡眠耳机

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118016013A (zh) * 2024-04-08 2024-05-10 芯北电子科技(南京)有限公司 一种用于液晶显示的显示驱动芯片及其驱动方法

Also Published As

Publication number Publication date
CN114496979B (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
CN107977405A (zh) 数据排序方法、数据排序装置、电子设备及可读存储介质
CN114496979A (zh) 一种提升ldo抗干扰能力的芯片版图结构
JP2006280127A (ja) 超小型電力変換装置
US20190363058A1 (en) Inductor structure mounted on pcb board and voltage regulator module having the same
Rahimi et al. Reliability evaluation of a fault-tolerant three-phase interleaved DC-DC boost converter
ATE455333T1 (de) Wiederaufnahme von archivdaten
CN108692735A (zh) 导航路线的处理方法、装置、存储介质及电子设备
CN110532240A (zh) 一种企业通讯录层级架构模式方法及系统
JP2006238693A (ja) 過電圧保護回路
CN201508570U (zh) 非接触智能模块及智能卡
Junjun et al. Double-integral sliding mode control of the switched-inductor quasi-Z source boost converter
CN109710874A (zh) 页面数据的处理方法及装置、存储介质、计算机设备
CN104424575A (zh) 一种应用在物联网中将物与其所对应的服务可靠相联的方法与系统
Liao et al. Source switching circuit with low‐gate‐driving loss in high‐voltage buck light emitting diode driver
CN202058196U (zh) 一种非接触式智能卡
CN103164500A (zh) 基于用户位置显示不同搜索结果的系统及方法
CN104932959A (zh) 一种解析芯片寄存器运行状态的方法和系统
CN206696426U (zh) 一种利用定位标识准确定位、找寻目标的系统
JP2008251571A (ja) 半導体集積回路の設計方法および設計用プログラム
CN104469007A (zh) 手机翻页任意位置显示方法
CN109800973A (zh) 订单生产数据链接系统
Zhang et al. Switch Mode Power Supply Current Sensing—Part 3: Current Sensing Methods
Agarwal et al. Investigation of Dynamics of Macroeconomy and Commodity Mutual Funds: Empirical Evidence from India
US20170277215A1 (en) Electronic device, power source circuit, and integrated circuit
CN114625199B (zh) 一种集成电路系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant