CN114492272A - Fpga芯片及其顶层网表的搭建方法、装置、设备、存储介质 - Google Patents

Fpga芯片及其顶层网表的搭建方法、装置、设备、存储介质 Download PDF

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Abstract

本发明涉及FPGA领域，特别是涉及一种FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质。该方法包括：获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；将至少一个所述基本逻辑单元和配置存储器集成为格点单元；将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。通过上述方式，本发明FPGA顶层网表的布局合理，满足大器件规模的FPGA芯片的要求。

Description

FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质
技术领域
本发明涉及FPGA领域，特别是涉及一种FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质。
背景技术
FPGA(Field-Programmable Gate Array)现场可编程门阵列是在PAL(Programmable Array Logic，可编程阵列逻辑)、CPLD(Complex Programmable LogicDevice，复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
随着工艺节点的不断攀升，使得对于FPGA的系统集成度、可编程资源以及器件规模提出了更高的要求。由于架构逻辑网表的复杂性，搭建过程不但非常繁琐，而且很容易出错，于是构建格点系统(grid system)来规范各器件的排布。所谓的格点系统就是在器件的层次，利用架构的规整性，均匀的划分2D的逻辑格点系统，各种器件都被分配放置在独一无二逻辑格点上。现有的FPGA架构划分从底层到顶层包括：基本逻辑单元、格点单元、逻辑序列单元、顶层模块。其中，格点单元通过按竖向排列得到逻辑序列单元，逻辑序列单元按横向排列得到顶层网表。当器件规模增大时，由于逻辑序列单元的高度与位流的帧长度是相关的，改变帧长度会大大增加整个系统的复杂度。为了保持帧长度不变，只能在横向增加高度相同的逻辑序列单元的数量，扩展的方向单一，且在器件规模较大时，顶层网表在呈现横向很长而纵向很短这种不合理的布局。
鉴于此，本领域亟需一种FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质来解决上述问题。
发明内容
基于此，本发明提供一种FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质，以使FPGA顶层网表的布局更加合理，满足更大器件规模的FPGA芯片的要求。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种FPGA顶层网表的搭建方法，包括：
获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；
将至少一个所述基本逻辑单元和配置存储器集成为格点单元；
将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；
将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；
将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。
优选地，多个所述逻辑序列单元的高度一致。
优选地，所述将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表之后还包括：
按照所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元的顺序依次验证各单元是否与所述模型文件相匹配。
优选地，所述顶层网表包括多个横向排列的所述逻辑资源区域单元以及多个纵向排列的所述逻辑资源区域单元。
优选地，所述模型文件包括所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元内部和之间的连线和布局。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种FPGA顶层网表的搭建装置，包括：
第一集成模块，用于获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；
第二集成模块，用于将至少一个所述基本逻辑单元和配置存储器集成为格点单元；
第三集成模块，用于将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；
第四集成模块，用于将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；
第五集成模块，用于将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。
优选地所述FPGA顶层网表的搭建装置还包括：
验证模块，用于按照所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元的顺序依次验证各单元是否与所述模型文件相匹配。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种FPGA芯片，所述FPGA芯片的顶层网表由所上述的FPGA顶层网表的搭建方法制成。
为解决上述技术问题，本发明采用的再一个技术方案是：提供一种计算机设备，包括存储器、处理器及存储在所述存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述的FPGA顶层网表的搭建方法。
为解决上述技术问题，本发明采用的再一个技术方案是：提供一种计算机可读存储介质，所述计算机可读存储介质存储有程序文件，所述程序文件被处理器执行时实现上述的FPGA顶层网表的搭建方法的步骤。
本发明的有益效果是：本发明的FPGA顶层网表的搭建方法按基本逻辑单元-格点单元-逻辑序列单元-逻辑资源区域单元-顶层网表的层次搭建得到FPGA的顶层网表，确保系统集成的高可靠性、可验证性以及易迭代性。本方法搭建的顶层网表的布局更加合理，满足更大器件规模的FPGA芯片的要求，为本领域的技术人员提供了一种新的顶层网表的搭建方法和规范。
附图说明
图1是本发明实施例的FPGA顶层网表的搭建方法的流程示意图；
图2是本发明实施例的FPGA顶层网表的搭建装置的结构示意图；
图3是本发明实施例的计算机设备的结构示意图；
图4是本发明实施例的计算机存储介质的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
图1是本发明第一实施例的FPGA顶层网表的搭建方法的流程示意图。需注意的是，若有实质上相同的结果，本发明的方法并不以图1所示的流程顺序为限。该方法是基于格点系统(grid system)来进行搭建的顶层网表。利用格点系统架构的规整性，均匀地划分2D的逻辑格点系统，各种器件/单元都被分配放置在独一无二逻辑格点上。
如图1所示，该方法包括以下步骤：
步骤S101：获取预设的模型文件，根据模型文件将至少一个最底层逻辑单元集成为基本逻辑单元。
在步骤S101中，最底层逻辑单元(Prim device)包括至少一个单元电子器件，最底层逻辑单元可以为寄存器、与非门或或非门。至少一个最底层逻辑单元集成一个基本逻辑单元(Grid device)，一般多个最底层逻辑单元集成一个基本逻辑单元。基本逻辑单元包括但不限于：可编程互连线(signal routing block，srb)、可编程逻辑块(configurablelogic module，clm)、算术单元(apm)等。在此步骤中集成的各个基本逻辑单元为组成FPGA顶层网表的最小单元。
例如：使用多个多路选择器(mux)集成可编程互连线(srb)；使用多个查找表(lut)集成可编程逻辑块(clm)等，在实际FPGA芯片上基本逻辑单元的种类是非常多，这里列举了其中的2种。
需要说明的是，模型文件为预先配置的文件，模型文件包括FPGA中各单元的属性信息和连接关系信息，即最底层逻辑单元、基本逻辑单元、格点单元、逻辑序列单元、逻辑资源区域单元内部和之间的连线和布局。具体地，可以使用硬件描述语言如Verilog、VHDL等来实现模型文件的构建。
步骤S102：将至少一个基本逻辑单元和配置存储器集成为格点单元。
在步骤S102中，格点单元(Tile device)为至少一个基本逻辑单元(Grid device)和配置存储器(CRAM device)形成的硬件模块。每个格点单元对应格点系统的一个逻辑点。通过集成不同的格点单元实现不同的功能。在一个可选实施例中，一个格点单元由若干个基本逻辑单元和若干个配置存储器组成。其中，配置存储器为用于存放配置点的基本逻辑单元，是一种特殊的基本逻辑单元，配置存储器不包含用户可编程资源。格点单元包括但不限于：格点单元层次的可编程互连线(srb tile)、格点单元层次的可编程逻辑块(clmtile)等。
例如：使用2个可编程互连线(srb)、长线驱动器(long wire driver，lwd)、配置存储器(CRAM device)集成1个格点单元层次的可编程互连线(srb tile)；使用4个可编程逻辑块(clm)、逻辑开关模块(logic switch block，lsb)、配置存储器(CRAM device)集成1个格点单元层次的可编程逻辑块(clm tile)。实际上格点单元的种类是非常丰富的，这里只列举了其中的2种。
步骤S103：将多个格点单元按竖向进行排列，集成为逻辑序列单元。
在步骤S103中，将多个格点单元按竖向进行排列得到一个新的层次，称为逻辑序列单元(logic column)。在将格点单元按竖向排列集成的过程中，为了使整个FPGA芯片的结构整齐，每个逻辑序列单元的高度都相同。同时这样还便于位流文件的生成。因此，逻辑序列单元的高度为单元格点高度的某个公倍数。
例如：使用48个格点单元层次的可编程互连线(srb tile)组成1个逻辑序列单元层次的可编程互连线(srb column)；使用48个格点单元层次的可编程逻辑块(clm tile)组成1个逻辑序列单元层次的可编程逻辑块(clm column)；使用24个格点单元层次的算术运算单元(apm tile)组成1个逻辑序列单元层次的算术运算单元(apm column)；使用12个格点单元层次的专用静态随机存储器(drm36k tile)组成1个逻辑序列单元层次的专用静态随机存储器(drm36k column)。
步骤S104：将多个逻辑序列单元按横向进行排列，集成为逻辑资源区域单元。
在步骤S104中，通过将不同种类和数量的逻辑序列单元按照预设的规律横向排列后得到一个新的层次，称为逻辑资源区域单元(fabric region)。根据逻辑序列单元在横向的排列方式不同，得到的逻辑资源区域单元也不同。可以理解的是，由于逻辑资源区域单元是由逻辑序列单元横向排列得到的，逻辑序列单元的高度相同，所以逻辑资源区域单元的高度也相同。
需要说明的是，逻辑资源区域单元可以完全由传统的FPGA资源组成，如：可编程互连线(srb)、可编程逻辑块(clm)、算术单元(apm)等；也可以在传统FPGA资源的基础上集成独立IP模块，如以太网模块(emac)、扩展模块(pcie)等；还可以进一步集成IO模块等。上述3点只是举例，逻辑资源区域单元完全可以根据实际需要来灵活构造。
例如：使用在步骤S103中组成的逻辑序列单元层次的可编程互连线(srbcolumn)、逻辑序列单元层次的可编程逻辑块(clm column)、逻辑序列单元层次的算术运算单元(apm column)、逻辑序列单元层次的专用静态随机存储器(drm36k column)等横向排列组成5类不同的逻辑资源区域单元。
步骤S105：将多个逻辑资源区域单元按列阵排列，集成得到顶层网表。
在步骤S105中，所述的列阵排列即包括横向和竖向两个方向进行排列，组成N*M(N≥1，M≥1)的列阵分布的形式。在一个可选实施例中，顶层网表(architecture)包括多个横向排列的逻辑资源区域单元以及多个纵向排列的逻辑资源区域单元。
例如：使用步骤S104中集成的5类不同的逻辑资源区域单元分别在横向和纵向扩展，形成4*5的列阵，得到FPGA的顶层网表。
可以理解的是，顶层网表最终呈现为由若干个格点单元及其之间的互联线组成，格点单元在格点系统的规范下，呈现出2D排布。
进一步地，在步骤S105之后，本实施例的FPGA顶层网表的搭建方法还包括：
S106、按照基本逻辑单元、格点单元、逻辑序列单元、逻辑资源区域单元的顺序依次验证各单元是否与模型文件相匹配。
在步骤S106中，验证各单元是否与所述模型文件相匹配的验证内容包括：各单元的排列顺序是否与预设一致、各单元内部和之间的互联是否准确、各单元是否能实现预设的功能。
本发明实施例的FPGA顶层网表的搭建方法按基本逻辑单元-格点单元-逻辑序列单元-逻辑资源区域单元-顶层网表的层次搭建得到FPGA的顶层网表，确保系统集成的高可靠性、可验证性以及易迭代性。本方法搭建的顶层网表的布局更加合理，满足更大器件规模的FPGA芯片的要求，解决了现有的顶层网表在面对大器件规模的FPGA芯片设计时难以实现合理布局的问题。为本领域的技术人员提供了一种新的顶层网表的搭建方法和规范。
图2是本发明实施例的FPGA顶层网表的搭建装置的结构示意图。如图2所示，FPGA顶层网表的搭建装置20包括：第一集成模块21、第二集成模块22、第三集成模块23、第四集成模块24、第五集成模块25。
第一集成模块21用于获取预设的模型文件，根据模型文件将至少一个最底层逻辑单元集成为基本逻辑单元。
第二集成模块22用于将至少一个基本逻辑单元和配置存储器集成为格点单元。
第三集成模块23用于将多个格点单元按竖向进行排列，集成为逻辑序列单元。
第四集成模块24用于将多个逻辑序列单元按横向进行排列，集成为逻辑资源区域单元。
第五集成模块25用于将多个逻辑资源区域单元按列阵排列，集成得到顶层网表。
进一步地，本发明实施例的FPGA顶层网表的搭建装置20还包括验证模块26，用于按照基本逻辑单元、格点单元、逻辑序列单元、所辑资源区域单元的顺序依次验证各单元是否与所述模型文件相匹配。
本发明实施例还提供一种FPGA芯片，所述FPGA芯片的顶层网表由上述的FPGA顶层网表的搭建方法制成。具体的搭建方法请参考关于FPGA顶层网表的搭建方法的限定，在此不再重复。
请参阅图3，图3为本发明实施例的计算机设备的结构示意图。如图3所示，该计算机设备30包括处理器31及和处理器31耦接的存储器32。存储器32存储有用于实现上述任一实施例所述的FPGA顶层网表的搭建方法的计算机程序。处理器31执行计算机程序时实现上述任一实施例所述的FPGA顶层网表的搭建方法。
其中，处理器31还可以称为CPU(Central Processing Unit，中央处理单元)。处理器31可能是一种集成电路芯片，具有信号的处理能力。处理器31还可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现成可编程门阵列(FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
参阅图4，图4为本发明实施例的计算机存储介质40的结构示意图。本发明实施例的计算机存储介质40存储有能够实现上述所有方法的程序文件41，其中，该程序文件41可以以软件产品的形式存储在上述计算机存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施方式所述方法的全部或部分步骤。而前述的计算机存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质，或者是计算机、服务器、手机、平板等终端设备。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种FPGA顶层网表的搭建方法，其特征在于，包括：
获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；
将至少一个所述基本逻辑单元和配置存储器集成为格点单元；
将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；
将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；
将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。
2.根据权利要求1所述的FPGA顶层网表的搭建方法，其特征在于，多个所述逻辑序列单元的高度一致。
3.根据权利要求1所述的FPGA顶层网表的搭建方法，其特征在于，所述将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表之后还包括：
按照所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元的顺序依次验证各单元是否与所述模型文件相匹配。
4.根据权利要求1所述的FPGA顶层网表的搭建方法，其特征在于，所述顶层网表包括多个横向排列的所述逻辑资源区域单元以及多个纵向排列的所述逻辑资源区域单元。
5.根据权利要求1所述的FPGA顶层网表的搭建方法，其特征在于，所述模型文件包括所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元内部和之间的连线和布局。
6.一种FPGA顶层网表的搭建装置，其特征在于，包括：
第一集成模块，用于获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；
第二集成模块，用于将至少一个所述基本逻辑单元和配置存储器集成为格点单元；
第三集成模块，用于将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；
第四集成模块，用于将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；
第五集成模块，用于将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。
7.根据权利要求6所述的FPGA顶层网表的搭建装置，其特征在于，所述FPGA顶层网表的搭建装置还包括：
验证模块，用于按照所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元的顺序依次验证各单元是否与所述模型文件相匹配。
8.一种FPGA芯片，其特征在于，所述FPGA芯片的顶层网表由所述权利要求1-5中任一项所述的FPGA顶层网表的搭建方法制成。
9.一种计算机设备，包括存储器、处理器及存储在所述存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1-5中任一项所述的FPGA顶层网表的搭建方法。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有程序文件，其特征在于，所述程序文件被处理器执行时实现如权利要求1-5中任一项所述的FPGA顶层网表的搭建方法的步骤。
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