CN114461553B - 数据处理系统、电子装置、电子设备及数据处理方法 - Google Patents

Abstract

本公开提供一种数据处理系统、电子装置、电子设备及数据处理方法，旨在提高数据处理效率，并降低总线占用。其中，数据处理系统包括DMA控制器、第一存储单元、第二存储单元、加解密模块以及哈希运算模块。DMA控制器向第一存储单元传递待处理数据；第一存储单元存储DMA控制器传递的待处理数据，并将该待处理数据赋值给第二存储单元；第二存储单元存储第一存储单元赋值的待处理数据，并将该待处理数据传递给加解密模块和哈希运算模块进行处理。本公开中，第一存储单元向第二存储单元传递数据的耗时很短，能有效提高数据处理效率。并且本公开中加解密模块和哈希运算模块仅通过一个DMA控制器读取待处理数据，可以有效降低对总线的占用。

Description

数据处理系统、电子装置、电子设备及数据处理方法

技术领域

本公开涉及数据处理技术领域，尤其涉及一种数据处理系统、电子装置、电子设备及数据处理方法。

背景技术

在数据处理技术领域，经常需要对同一份数据既进行加解密处理又执行哈希运算。其中，加解密处理的主要目的之一是保护数据不被破解，哈希运算的主要目的之一是保护数据的完整性。然而利用现有技术对同一份数据进行加解密处理和哈希运算时，处理效率难以进一步提升。因此，如何进一步提升数据处理效率，是当前需要解决的问题。

发明内容

本公开的目的是提供一种数据处理系统、电子装置、电子设备及数据处理方法，在提高数据处理效率。

根据本公开的一个方面，提供一种数据处理系统，该系统包括DMA控制器、第一存储单元、第二存储单元、加解密模块以及哈希运算模块；

DMA控制器被配置为：向第一存储单元传递待处理数据；

第一存储单元被配置为：存储DMA控制器传递的待处理数据，并在第二存储单元最近一次存储的待处理数据被传递给加解密模块和哈希运算模块后，将第一存储单元存储的待处理数据赋值给第二存储单元；

第二存储单元被配置为：存储第一存储单元赋值给第二存储单元的待处理数据，并将最近一次存储的待处理数据传递给加解密模块和哈希运算模块进行处理。

可选地，第二存储单元的位宽等于第一存储单元的位宽，第一存储单元的最高位被配置为第一存储单元的第一状态位，第二存储单元的最高位被配置为第二存储单元的第二状态位；

第一存储单元还被配置为：在存储DMA控制器传递的待处理数据后，将第一状态位的二进制数由第一数值更改为第二数值；

第二存储单元还被配置为：在存储的待处理数据被全部传递给加解密模块和哈希运算模块后，将第二状态位的二进制数由第三数值更改为第四数值；

为了实现第一存储单元将存储的待处理数据赋值给第二存储单元，第一存储单元具体被配置为：在第一状态位的二进制数等于第二数值且第二状态位的二进制数等于第四数值的情况下，将第一存储单元存储的待处理数据赋值给第二存储单元。

可选地，第一存储单元还被配置为：在将第一存储单元存储的待处理数据赋值给第二存储单元后，将第一状态位的二进制数由第二数值更改为第一数值；

第二存储单元还被配置为：在存储第一存储单元赋值给第二存储单元的待处理数据后，将第二状态位的二进制数由第四数值更改为第三数值。

可选地，待处理数据是需要被执行加解密操作和哈希操作的整体数据中的一部分数据；

为了实现DMA控制器向第一存储单元传递待处理数据，DMA控制器具体被配置为：每次接收到启动指令后，根据启动指令所指定的目标数据长度，获取整体数据的目标数据长度的待处理数据，并将获取的待处理数据传递给第一存储单元；其中，整体数据需要通过N个启动指令才被读取完，N个启动指令中的最后一个启动指令所指定的目标数据长度小于或等于预设长度，N个启动指令中的其余启动指令所指定的目标数据长度等于预设长度。

可选地，待处理数据的长度是子片段的长度的P倍，P为大于1的整数，计数器的位宽为Q，P等于2的Q次方。

可选地，第一存储单元的位宽比预设长度多1位。

可选地，系统还包括计数器；

为了实现DMA控制器向第一存储单元传递待处理数据，DMA控制器具体被配置为：分M次向第一存储单元传递待处理数据，M次中的每一次用于传递待处理数据的一个子片段，且每次传递子片段时发出使能信号；其中，M是大于或等于1的整数；

计数器被配置为：在接收到使能信号后，将计数器的计数值加1；

为了实现第一存储单元存储待处理数据，第一存储单元具体被配置为：根据计数值，将DMA控制器传递的子片段存入目标区间，目标区间为第一存储单元中与计数值对应的存储区间。

可选地，计数器的位宽为Q，M等于2的Q次方。

可选地，为了实现第一存储单元将第一状态位的二进制数由第一数值更改为第二数值，第一存储单元具体被配置为：在接收到使能信号且计数值等于预设计数值的情况下，将第一状态位的二进制数由第一数值更改为第二数值；或者，在接收到DMA控制器发出的预设信号后，将第一状态位的二进制数由第一数值更改为第二数值，预设信号用于表示DMA控制器当前传递的子片段是整体数据的最后一段待处理数据中的最后一个子片段。

可选地，系统还包括流程控制模块，流程控制模块被配置为：在第一状态位的二进制数等于第一数值的情况下，向DMA控制器发送启动指令。

可选地，流程控制模块具体被配置为：在整体数据的剩余数据的长度大于或等于预设长度的情况下，向DMA控制器发送的启动指令所指定的目标数据长度等于预设长度，在整体数据的剩余数据的长度小于预设长度的情况下，向DMA控制器发送的启动指令所指定的目标数据长度等于剩余数据的长度。

可选地，流程控制模块还被配置为：在第二状态位等于第三数值的情况下，控制加解密模块和/或哈希运算模块分Y次从第二存储单元读取待处理数据，并在第二存储单元第Y次传递数据后，向第二存储单元发送控制信号；

第二存储单元具体被配置为：在接收到控制信号后，将第二状态位由第三数值更改为第四数值。

可选地，流程控制模块还被配置为：在整体数据的剩余数据的长度小于预设长度的情况下，根据剩余数据的长度、以及加解密模块和哈希运算模块两者中的最小位宽，计算目标读取次数Z；

流程控制模块还被配置为：在DMA控制器将剩余数据全部传递给第一存储单元，且第一存储单元将剩余数据全部赋值给第二存储单元后，控制加解密模块和/或哈希运算模块分Z次从第二存储单元读取剩余数据，并在第二存储单元第Z次传递数据后，向第二存储单元发送控制信号。

可选地，系统还包括第三存储单元和第四存储单元，第一存储单元、第二存储单元以及第四存储单元三者的位宽相等，第三存储单元的位宽与加解密模块和哈希运算模块两者中的最小位宽匹配，第三存储单元的最高位被配置为第三存储单元的第三状态位，第四存储单元的最高位被配置为第四存储单元的第四状态位；

第三存储单元被配置为：存储加解密模块输出的处理结果，并在存储处理结果后，将第三状态位的二进制数由第五数值更改为第六数值；

第四存储单元被配置为：在第四存储单元的所有数据位存满处理结果之前，将第四状态位的二进制数保持为第八数值；其中，数据位是第四存储单元中除最高位以外的其余位；

第三存储单元还被配置为：在第三状态位等于第六数值且第四状态位等于第八数值的情况下，将第三存储单元存储的处理结果赋值给第四存储单元；

第四存储单元还被配置为：在第四存储单元的所有数据位存满处理结果后，将第四状态位的二进制数由第八数值变更成第七数值，在将处理结果通过DMA控制器输出后，将第四状态位的二进制数由第七数值变更成第八数值。

可选地，第四存储单元还被配置为：在第四存储单元存储了最后一个待处理数据对应的处理结果后，将第四状态位的二进制数由第八数值变更成第七数值。

根据本公开的另一方面，还提供一种电子装置，该电子装置包括上述任一实施例中所述的数据处理系统。在一些使用场景下，该电子装置的产品形式体现为显卡；在另一些使用场景下，该电子装置的产品形式体现为CPU主板。

根据本公开的另一方面，还提供一种电子设备，该电子设备包括上述的电子装置。在一些使用场景下，该电子设备的产品形式是便携式电子设备，例如智能手机、平板电脑、VR设备、POS机等；在一些使用场景下，该电子设备的产品形式是个人电脑、游戏主机等；在一些使用场景下，该电子设备的产品形式是服务器主机、密码机、生产设备。

根据本公开的另一方面，还提供一种数据处理方法，该方法包括：

通过DMA控制器向第一存储单元传递待处理数据；

通过第一存储单元存储DMA控制器传递的待处理数据，并在第二存储单元最近一次存储的待处理数据被传递给加解密模块和哈希运算模块后，将第一存储单元存储的待处理数据赋值给第二存储单元；

通过第二存储单元存储第一存储单元赋值给第二存储单元的待处理数据，并将第二存储单元最近一次存储的待处理数据传递给加解密模块和哈希运算模块进行处理。

可选地，第二存储单元的位宽等于第一存储单元的位宽，第一存储单元的最高位被配置为第一存储单元的第一状态位，第二存储单元的最高位被配置为第二存储单元的第二状态位；

数据处理方法还包括：在第一存储单元存储DMA控制器传递的待处理数据后，将第一状态位的二进制数由第一数值更改为第二数值；在第二存储单元最近一次存储的待处理数据被全部传递给加解密模块和哈希运算模块后，将第二状态位的二进制数由第三数值更改为第四数值；

将第一存储单元存储的待处理数据赋值给第二存储单元，包括：在第一状态位的二进制数等于第二数值且第二状态位的二进制数等于第四数值的情况下，将第一存储单元存储的待处理数据赋值给第二存储单元。

可选地，数据处理方法还包括：

在将第一存储单元存储的待处理数据赋值给第二存储单元后，将第一状态位的二进制数由第二数值更改为第一数值；在第二存储单元存储第一存储单元赋值给第二存储单元的待处理数据后，将第二状态位的二进制数由第四数值更改为第三数值。

可选地，待处理数据是需要被执行加解密操作和哈希操作的整体数据中的一部分数据；

通过DMA控制器向第一存储单元传递待处理数据，包括：

DMA控制器每次接收到启动指令后，根据启动指令所指定的目标数据长度，获取整体数据的目标数据长度的待处理数据，并将获取的待处理数据传递给第一存储单元；其中，整体数据需要通过N个启动指令才被读取完，N个启动指令中的最后一个启动指令所指定的目标数据长度小于或等于预设长度，N个启动指令中的其余启动指令所指定的目标数据长度等于预设长度。

可选地，第一存储单元的位宽比预设长度多1位。

可选地，将获取的待处理数据传递给第一存储单元，包括：DMA控制器分M次向第一存储单元传递待处理数据，M次中的每一次用于传递待处理数据的一个子片段，且DMA控制器每次传递子片段时发出使能信号；其中，M是大于或等于1的整数；

数据处理方法还包括：计数器在接收到使能信号后，将计数器的计数值加1；

通过第一存储单元存储DMA控制器传递的待处理数据，包括：第一存储单元根据计数值，将DMA控制器传递的子片段存入目标区间，目标区间为第一存储单元中与计数值对应的存储区间。

可选地，计数器的位宽为Q，M等于2的Q次方。

可选地，在第一存储单元存储DMA控制器传递的待处理数据后，将第一状态位的二进制数由第一数值更改为第二数值，包括：

在接收到使能信号且计数值等于预设计数值的情况下，将第一状态位的二进制数由第一数值更改为第二数值；或者，在接收到DMA控制器发出的预设信号后，将第一状态位的二进制数由第一数值更改为第二数值，预设信号用于表示DMA控制器当前传递的子片段是整体数据的最后一段待处理数据中的最后一个子片段。

可选地，数据处理方法包括：

在第一状态位的二进制数等于第一数值的情况下，通过流程控制模块向DMA控制器发送启动指令。

可选地，通过流程控制模块向DMA控制器发送启动指令，包括：

在整体数据的剩余数据的长度大于或等于预设长度的情况下，向DMA控制器发送的启动指令所指定的目标数据长度等于预设长度；

在整体数据的剩余数据的长度小于预设长度的情况下，向DMA控制器发送的启动指令所指定的目标数据长度等于剩余数据的长度。

可选地，数据处理方法还包括：

在第二状态位等于第三数值的情况下，通过流程控制模块控制加解密模块和/或哈希运算模块分Y次从第二存储单元读取待处理数据；

在第二存储单元第Y次传递数据后，通过流程控制模块向第二存储单元发送控制信号，使得第二存储单元在接收到控制信号后，将第二状态位由第三数值更改为第四数值。

可选地，数据处理方法还包括：

在整体数据的剩余数据的长度小于预设长度的情况下，通过流程控制模块根据剩余数据的长度、以及加解密模块和哈希运算模块两者中的最小位宽，计算目标读取次数Z；

在DMA控制器将剩余数据全部传递给第一存储单元，且第一存储单元将剩余数据全部赋值给第二存储单元后，通过流程控制模块控制加解密模块和/或哈希运算模块分Z次从第二存储单元读取剩余数据；

在第二存储单元第Z次传递数据后，通过流程控制模块向第二存储单元发送控制信号，使得第二存储单元在接收到控制信号后，将第二状态位由第三数值更改为第四数值。

可选地，数据处理方法还包括：

通过第三存储单元存储加解密模块输出的处理结果，并在存储处理结果后，将第三状态位的二进制数由第五数值更改为第六数值；其中，第三状态位是第三存储单元中的最高位；

在第四存储单元的所有数据位存满处理结果之前，将第四状态位的二进制数保持为第八数值；其中，数据位是第四存储单元中除最高位以外的其余位；第四状态位是第四存储单元中的最高位；

在第三状态位等于第六数值且第四状态位等于第八数值的情况下，将第三存储单元最近一次存储的处理结果赋值给第四存储单元；

在第四存储单元的所有数据位存满处理结果后，将第四状态位的二进制数由第八数值变更成第七数值，在第四存储单元将处理结果通过DMA控制器输出后，将第四状态位的二进制数由第七数值变更成第八数值；

其中，第一存储单元、第二存储单元以及第四存储单元三者的位宽相等，第三存储单元的位宽与加解密模块和哈希运算模块两者中的最小位宽匹配。

可选地，数据处理方法还包括：在第四存储单元存储了最后一个待处理数据对应的处理结果后，将第四状态位的二进制数由第八数值变更成第七数值。

附图说明

图1是本公开一实施例提供的数据处理系统的结构示意图；

图2是本公开另一实施例提供的数据处理系统的结构示意图；

图3是本公开另一实施例提供的数据处理系统的一部分结构示意图；

图4是本公开另一实施例提供的数据处理系统的结构示意图；

图5是本公开一实施例提供的数据处理方法的流程示意图。

具体实施方式

在介绍本公开实施例之前，应当说明的是：本公开部分实施例被描述为处理流程，虽然流程的各个操作步骤可能被冠以顺序的步骤编号，但是其中的操作步骤可以被并行地、并发地或者同时实施。

本公开实施例中可能使用了术语“第一”、“第二”等等来描述各个特征，但是这些特征不应当受这些术语限制。使用这些术语仅仅是为了将一个特征与另一个特征进行区分。

本公开实施例中可能使用了术语“和/或”，“和/或”包括其中一个或更多所列出的相关联特征的任意和所有组合。

应当理解的是，当描述两个部件的连接关系或通信关系时，除非明确指明两个部件之间直接连接或直接通信，否则，两个部件的连接或通信可以理解为直接连接或通信，也可以理解为通过中间部件间接连接或通信。

为了使本公开实施例中的技术方案及优点更加清楚明白，以下结合附图对本公开的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本公开的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。

本公开的目的是提供一种高效的加解密和哈希运算方案，同时减少数据传输期间对总线的占用。

参考图1，图1是本公开一实施例提供的数据处理系统的结构示意图。如图1所示，该系统包括：流程控制器、DMA（Direct Memory Access，直接存储器访问）控制器、第一存储单元、第二存储单元、加解密模块、哈希运算模块、第三存储单元以及第四存储单元。该系统用于实现待处理数据的加解密运算和哈希运算。

其中，流程控制模块至少用于对DMA控制器、加解密模块以及哈希运算模块进行控制，从而实现数据加解密和哈希运算的整体流程控制。

加解密模块和哈希运算模块用于对同一份待处理数据分别进行加解密处理和哈希运算。应当理解的，在一些情况下，例如在向其他设备发送待处理数据之前，加解密模块用于对待处理数据进行加密，哈希运算模块用于对待处理数据进行哈希运算。在另一些情况下，例如在接收到其他设备发送的待处理数据之后，加解密模块用于对待处理数据进行解密，哈希运算模块用于对待处理数据进行哈希运算。

加解密模块和哈希运算模块两者的位宽相同或不同。本公开在实施期间，加解密模块的位宽通常小于哈希运算模块的位宽。为便于说明，本公开以加解密模块的位宽等于128位（即加解密模块每次处理128bit数据），哈希运算模块的位宽等于512位（即哈希运算模块每次处理512bit数据）为例，继续进行说明。

第一存储单元和第二存储单元作为上下两级存储单元，第一存储单元用于存储通过DMA控制器读取的待处理数据，第二存储单元用于存储第一存储单元赋值给第二存储单元的待处理数据，并将待处理数据传递给加解密模块和哈希运算模块进行处理。为了尽可能提升数据处理效率，并且避免存储资源浪费，第一存储单元的位宽和第二存储单元的位宽均设计成与加解密模块和哈希运算模块两者中的最大位宽匹配。依据上述示例，第一存储单元的位宽与第二存储单元的位宽均与哈希运算模块的位宽匹配。

具体地，如前所述，哈希运算模块的位宽等于512位，本公开将第一存储单元的位宽和第二存储单元的位宽均设计为513位。对于第一存储单元而言，其低512位（即第0位至第511位）用于存储待处理数据，最高位（即第512位）作为第一存储单元的状态位。同样地，对于第二存储单元而言，其低512位（即第0位至第511位）用于存储待处理数据，最高位（即第512位）作为第二存储单元的状态位。第一存储单元可以根据第一存储单元的状态位和第二存储单元的状态位，向第二存储单元赋值待处理数据，从而减少第一存储单元与第二存储单元之间赋值数据时的逻辑控制，有利于进一步提升数据处理效率。

在一些可行的实施方式中，如果第一存储单元的最高位的二进制数等于1，则表示第一存储单元的低512位存储的待处理数据还没有赋值给第二存储单元。如果第一存储单元的最高位的二进制数等于0，则表示第一存储单元的低512位存储的待处理数据已经给赋值给第二存储单元。

在一些可行的实施方式中，如果第二存储单元的最高位的二进制数等于1，则表示第二存储单元的低512位存储的待处理数据还没有被加解密模块和/或哈希运算模块全部处理完。如果第二存储单元的最高位的二进制数等于0，则表示第二存储单元的低512位存储的待处理数据已经全部被加解密模块和哈希运算模块处理。

第三存储单元和第四存储单元作为上下两级存储单元，第三存储单元用于存储加解密模块输出的处理结果，第四存储单元用于存储第三存储单元赋值给第四存储单元的处理结果，并通过DMA控制器将处理结果输出。其中，第三存储单元的位宽设计成与加解密模块的位宽匹配。为了使得DMA控制器的读写速度平衡，第四存储单元的位宽设计成与第一存储单元的位宽匹配。

具体地，如前所述，加解密模块的位宽等于128位，第一存储单元的位宽等于513位，本公开将第三存储单元的位宽设计为129位，将第四存储单元的位宽设计为513位。对于第三存储单元而言，其低128位（即第0位至第127位）用于存储处理结果，最高位（即128位）作为第三存储单元的状态位。同样地，对于第四存储单元而言，其低512位用于存储处理结果，最高位（即第512位）作为第四存储单元的状态位。第三存储单元可以根据第三存储单元的状态位和第四存储单元的状态位，向第四存储单元赋值处理结果，从而减少第三存储单元与第四存储单元之间的赋值数据时的逻辑控制，有利于进一步提升数据处理效率。

在一些可行的实施方式中，如果第三存储单元的最高位的二进制数等于1，则表示第三存储单元的低128位存储的处理结果还没有赋值给第四存储单元。如果第三存储单元的最高位的二进制数等于0，则表示第三存储单元的低128位存储的处理结果已经赋值给第四存储单元。

在一些可行的实施方式中，如果第四存储单元的最高位的二进制数等于0，则表示第四存储单元的低512位还没有被存满。如果第四存储单元的最高位的二进制数等于1，则表示第四存储单元的低512位存储已经存满处理结果。

以上，本公开对数据处理系统的各个部分进行了说明，以下，本公开对各个部分在数据处理期间的具体配合方式进行说明。

图1中，流程控制模块一方面根据待处理数据的剩余数据长度，确定DMA控制器下一次读取的目标数据长度。为便于理解，例如待处理数据的总长度为1680bit，待处理数据已经被读取的次数等于2，每次读取的待处理数据的长度等于512bit，因此流程控制模块计算

，得到待处理数据的剩余数据长度等于656bit。流程控制模块判断出656bit大于512bit，因此确定DMA控制器下一次读取的目标数据长度等于512bit。

流程控制模块另一方面获取第一存储单元的最高位的二进制数。如前所述，如果第一存储单元的最高位的二进制数等于1，则表示第一存储单元的低512位存储的待处理数据还没有赋值给第二存储单元，如果第一存储单元的最高位的二进制数等于0，则表示第一存储单元的低512位存储的待处理数据已经赋值给第二存储单元。本公开中，流程控制模块获得第一存储单元的最高位的二进制数后，判断该二进制数是否等于0。如果该二进制数等于1，则说明第一存储单元中存储的待处理数据还没有赋值给第二存储单元，第一存储单元中存储的数据暂时还不能被覆盖。如果该二进制数等于0，则说明第一存储单元中存储的待处理数据已经赋值给第二存储单元，第一存储单元中存储的数据可以被覆盖。因此，在该二进制数等于0的情况下，流程控制模块向DMA控制器发送启动指令，从而启动DMA控制器。DMA控制器根据启动指令所指定的数据长度，从待处理数据的剩余数据中读取相应数据长度的待处理数据，并将读取的待处理数据存储至第一存储单元。

第一存储单元的低512位再次存满待处理数据后，第一存储单元将最高位的二进制数由0更改为1。或者，如果流程控制模块经过计算，确定目标数据长度小于512bit，换言之，剩余数据长度不足512bit，剩余数据需要一次性全部读取。在此情况下，流程控制模块向DMA控制器发送启动指令，该启动指令所指定的数据长度等于剩余数据长度。DMA控制器根据启动指令所指定的数据长度，从待处理数据的剩余数据中读取相应数据长度的待处理数据，并将读取的待处理数据存储至第一存储单元。此外，DMA控制器读取全部剩余数据并将全部剩余数据传递给第一存储单元后，第一存储单元将最高位的二进制数由0更改为1。

图1中，第一存储单元根据第一存储单元的最高位的二进制数和第二存储单元的最高位的二进制数，控制第一存储单元与第二存储单元之间的数据传递。本公开中，如果第一存储单元的最高位的二进制数等于1，则表示第一存储单元的低512位存储的待处理数据还没有传递给第二存储单元，如果第二存储单元的最高位的二进制数等于0，则表示第二存储单元的低512位存储的待处理数据已经被加解密模块和哈希运算模块全部处理完。因此，在第一存储单元的最高位的二进制数等于1，且第二存储单元的最高位的二进制数等于0的情况下，第一存储单元将其存储的待处理数据赋给第二存储单元。

第一存储单元向第二存储单元传递待处理数据后，第一存储单元的最高位的二进制数由1更改为0，第二存储单元的最高位的二进制数由0更改为1。

图1中，流程控制模块还获取第二存储单元的最高位的二进制数，并根据该二进制数据，控制加解密模块和哈希运算模块从第二存储单元读取数据。具体地，由于加解密模块的位宽等于128位，哈希运算模块的位宽等于512位，而第二存储单元中用于存储待处理数据的长度也是512位，因此在多数情况下，加解密模块不能一次性从第二存储单元中读取出全部待处理数据。本公开中，流程控制模块根据第二存储单元存储的待处理数据的长度和加解密模块的位宽，计算加解密模块的目标读取次数。本公开中，流程控制模块将待处理数据的长度除以加解密模块的位宽，并对计算结果进行向上取整，得到目标读取次数。为便于理解，例如待处理数据的长度等于512bit，则目标读取次数等于512除以128并向上取整，即目标读取次数等于4。或者例如待处理数据的长度等于332bit（该待处理数据为待处理数据的最后一个待处理数据），则目标读取次数等于332除以128并向上取整，即目标读取次数等于3。

假设第二存储单元当前存储的待处理数据的长度为512bit。当流程控制模块监控到第二存储单元的最高位的二进制数由0更改为1后，流程控制模块向加解密模块和哈希运算模块发送控制信息，以控制加解密模块从第二存储单元读取128bit数据，并控制哈希运算模块从第二存储单元读取512bit数据，流程控制模块对已读取次数加1（已读取次数的初始值等于0）。

流程控制模块判断已读取次数是否等于目标读取次数。如果不等于，则流程控制模块向加解密模块发送控制信息，以控制加解密模块再次从第二存储单元读取128bit数据，流程控制模块对已读取次数加1。依次类推，直至已读取次数等于目标读取次数。

当流程控制模块确定已读取次数等于目标读取次数时，流程控制模块向第二存储单元发送控制信息，以控制第二存储单元将其第513为的二进制数由1更改为0。

图1中，哈希运算模块的处理结果不需要通过DMA控制器写回，而加解密模块的处理结果需要通过DMA控制器写回。本公开中，流程控制模块根据第三存储单元的最高位的二进制数，控制加解密模块向第三存储单元传递处理结果。如前所述，如果第三存储单元的最高位的二进制数等于0，则表示第三存储单元的低128位存储的处理结果已经赋值给第四存储单元。本公开中，流程控制模块判断第三存储单元的最高位的二进制数是否等于0，如果等于0，则向加解密模块发送控制信息，以控制加解密模块将处理结果传递给第三存储单元进行存储。第三存储单元接收并存储加解密模块传递的处理结果后，将其最高位的二进制数由0更改为1。

图1中，第三存储单元根据第三存储单元的最高位的二进制数和第四存储单元的最高位的二进制数，控制第三存储单元与第四存储单元之间的数据赋值。如前所述，如果第三存储单元的最高位的二进制数等于1，则表示第三存储单元存储的处理结果还没有赋值给第四存储单元，如果第四存储单元的最高位的二进制数等于0，则表示第四存储单元的低512位还没有存满处理结果。因此，在第三存储单元的最高位的二进制数等于1，且第四存储单元的最高位的二进制数等于0的情况下，第三存储单元将其存储的处理结果赋值给第四存储单元。

第三存储单元向第四存储单元赋值处理结果后，第三存储单元的最高位的二进制数由1更改为0。第四存储单元的低512位再次存满处理结果后，第四存储单元将最高位的二进制数由0更改为1。或者，如果第三存储单元传递的处理结果不足128bit，则说明该处理结果属于全部剩余数据的最后一部分数据对应的处理结果。因此，第四存储单元接收到最后一部分数据数据的处理结果后，也将其最高位的二进制数由0更改为1。

图1中，流程控制模块根据第四存储单元的最高位的二进制数，控制DMA控制器将第四存储单元存储的处理结果输出。具体地，流程控制模块获取第四存储单元的最高位的二进制数，并判断该二进制数是否等于1。如果等于1，则流程控制模块启动DMA控制器，通过DMA控制器将第四存储单元中存储的处理结果输出。此外，当DMA控制器将第四存储单元中存储的处理结果全部输出后，第四存储单元的最高位的二进制数由1更改为0。

以上，本公开通过实施例提供了一种数据处理系统。以下，本公开通过另一些实施例提供一些数据处理系统、电子装置、电子设备以及数据处理方法。需要说明的是，以下每个实施例中，可能包括以上数据处理系统中的部分特征或全部特征。

参考图2，图2是本公开另一实施例提供的数据处理系统的结构示意图。如图2所示，数据处理系统包括：DMA控制器、第一存储单元、第二存储单元、加解密模块以及哈希运算模块。

DMA控制器被配置为：向第一存储单元传递待处理数据。

第一存储单元被配置为：存储DMA控制器传递的待处理数据，并在第二存储单元最近一次存储的待处理数据被传递给加解密模块和哈希运算模块后，将第一存储单元存储的待处理数据赋值给第二存储单元。

第二存储单元被配置为：存储第一存储单元赋值给第二存储单元的待处理数据，并将最近一次存储的待处理数据传递给加解密模块和哈希运算模块进行处理。

值得说明的是，本公开中，加解密模块和哈希运算模块可以从同一个存储空间获取同一份待处理数据，从而可以实现加解密运算和哈希运算的并行执行，提升数据处理效率。

并且，在加解密模块和哈希运算从第二存储单元获取待处理数据的待处理数据的同时，DMA控制器可以读取待处理数据的下一个待处理数据，并传递给第一存储单元进行存储。在第一存储单元已经存储下一个待处理数据，且第二存储单元的待处理数据被加解密模块和哈希运算模块全部读取后，第一存储单元可以快速将其存储的下一个待处理数据赋值给第二存储单元进行存储。第二存储单元存储下一个待处理数据后，加解密模块和哈希运算模块随即可以从第二存储单元读取下一个待处理数据并进行处理。这期间，第一存储单元向第二存储单元赋值数据的耗时很短，通常仅为1个时钟周期，因此利用本公开提供的数据处理系统对同一份数据进行加解密和哈希运算时，具有很高的处理效率。需要说明的是，本公开中，第一存储单元、第二存储单元、第三存储单元以及第四存储单元均可以被配置为寄存器。

此外，由于本公开中加解密模块和哈希运算模块仅通过一个DMA控制器读取待处理数据，并且待处理数据存储在第二存储单元中供加解密模块和哈希运算模块读取，因此每个待处理数据仅需读取一次。而不是在进行加密/解密运算时读取一次，在进行哈希运算时再读取一次。所以，本公开可以有效降低对总线的占用。

在一些可行的实施方式中，第二存储单元的位宽等于第一存储单元的位宽，第一存储单元的最高位被配置为第一存储单元的第一状态位，第二存储单元的最高位被配置为第二存储单元的第二状态位。

第一存储单元还被配置为：在存储DMA控制器传递的待处理数据后，将第一状态位的二进制数由第一数值更改为第二数值。

第二存储单元还被配置为：在最近一次存储的待处理数据被全部传递给加解密模块和哈希运算模块后，将第二状态位的二进制数由第三数值更改为第四数值。

第一存储单元具体被配置为：在第一状态位的二进制数等于第二数值且第二状态位的二进制数等于第四数值的情况下，将第一存储单元最近一次存储的待处理数据赋值给第二存储单元。

本公开中，通过第一存储单元的最高位（即第一状态位）表示：第一存储单元中存储的待处理数据是否已经赋值给第二存储单元。通过第二存储单元的最高位（即第二状态位）表示：第二存储单元中存储的待处理数据是否已经被加解密模块和哈希运算模块全部处理。第一存储单元根据第一存储单元的第一状态位的二进制数和第二存储单元的第二状态位的二进制数，在第一状态位等于1且第二状态位等于0的情况下，自动将第一存储单元存储的待处理数据传递给第二存储单元。如此，本公开中第一存储单元可以在不需逻辑控制的情况下，向第二存储单元传递待处理数据，从而具有更高的数据处理效率。

具体实现时，第一存储单元可以包括寄存器电路（DFF）和组合逻辑电路，组合逻辑电路至少包括与门、或门、非门以及选择器的其中之一。寄存器电路用于数据的存储，组合逻辑电路用于产生相关的控制逻辑，包括控制何时更新第一存储单元的最高位等。

上述示例中，第一数值为0，第二数值为1，第三数值为0，第四数值为1。应当理解的，在另一些示例中，第一数值可以为1，第二数值可以为0，第三数值为1，第四数值为0。本公开对于第一数值、第二数值、第三数值以及第四数值的取值，不做限定。

在一些可行的实施方式中，第一存储单元还被配置为：在将第一存储单元最近一次存储的待处理数据赋值给第二存储单元后，将第一状态位的二进制数由第二数值更改为第一数值。

第二存储单元还被配置为：在接收第一存储单元赋值给第二存储单元的待处理数据后，将第二状态位的二进制数由第四数值更改为第三数值。

本公开中，在第一存储单元将当前存储的待处理数据赋值给第二存储单元后，通过将第一存储单元的第一状态位的二进制数由第二数值更改为第一数值，从而表示第一存储单元当前存储的待处理数据已经失效，第一存储单元此时可以接收下一个待处理数据。

同样地，通过将第二存储单元的第二状态位的二进制数由第四数值更改为第三数值，从而表示第二存储单元当前存储的待处理数据有效，第二存储单元此时可以向加解密模块和/或哈希运算模块传递数据。

在一些可行的实施方式中，待处理数据是需要被执行加解密操作和哈希操作的整体数据中的一部分数据。例如整体数据是一个长度为3264bit的数据，而待处理数据是整体数据中的一段数据，比如待处理数据的长度等于512bit。

为了实现DMA控制器向所述第一存储单元传递待处理数据，DMA控制器具体被配置为：每次接收到启动指令后，根据启动指令所指定的目标数据长度，获取整体数据的目标数据长度的待处理数据，并将获取的待处理数据传递给第一存储单元。其中，整体数据需要通过N个所述启动指令才被读取完，N个启动指令中的最后一个启动指令所指定的目标数据长度小于或等于预设长度，N个启动指令中的其余启动指令所指定的目标数据长度等于预设长度。如前所述，启动指令可以是流程控制模块向DMA控制器发出的，比如当流程控制模块监控到第一存储单元的最高位的二进制数等于0时，流程控制模块向DMA控制器发送启动指令，该启动指令指定了DMA控制器需要读取的数据长度。

在一些可行的实施方式中，如前所述，第一存储单元的位宽比所述预设长度多1位。

在一些可行的实施方式中，参考图3，图3是本公开另一实施例提供的数据处理系统的一部分结构示意图。如图3所示，数据系统还包括计数器。

考虑到在一些情况下，DMA控制器的位宽小于或等于待处理数据的长度，例如待处理数据的长度为512bit，而DMA控制器的位宽等于32，则DMA控制器在向第一存储单元传递待处理数据时，需要分多次传递。具体地，DMA控制器分M次向第一存储单元传递待处理数据，M次中的每一次用于传递待处理数据的一个子片段，且每次传递子片段时发出使能信号；其中，M是大于或等于1的整数。计数器在接收到使能信号后，将计数器的计数值加1。第一存储单元在存储待处理数据时，根据计数值，将DMA控制器传递的子片段存入目标区间，目标区间为第一存储单元中与计数值对应的存储区间。

如图3所示，rd_valid为使能信号，当rd_valid等于1时（即rd_valid为高电平时），表示DMA控制器发出了一个使能信号。计数器在每个时钟周期会检测rd_valid是否等于1，如果rd_valid等于1，则计数器将其计数值加1。此外，第一存储单元每个时钟周期也会检测rd_valid是否等于1，如果rd_valid等于1，则第一存储单元根据计数器的计数值，将DMA控制器传递的子片段rd_data存储至计数值对应的存储区间。比如当计数值等于1时，将子片段存储至第一存储单元的第1-32位，当计数值等于2时，将子片段存储至第一存储单元的第33-64位。

在一些可行的实施方式中，计数器的位宽为Q，M等于2的Q次方。

值得说明的是，本公开中，由于DMA控制器需要分M次读取一个待处理数据，相应地，计数器需要执行M次计数。此外，由于计数器的位宽为Q，M等于2的Q次方，因此当一个待处理数据被DMA控制器第M次读取时（此时该待处理数据恰好被全部读取完），计数器的每一位二进制数恰好等于1。当开始读取下一个待处理数据的第一个子片段时，计数器的计数值加1后，计数器的每一位二进制数恰好等于0，从而相当于将计数器自动复位。

为便于理解，假设待处理数据的长度为512bit，子片段的长度为32bit，则M等于16，因此计数器的位宽Q应设计为4。当DMA控制器读取待处理数据的第一个子片段时，计数器的计数值等于0000，当DMA控制器读取待处理数据的第二个子片段时，计数器的计数值等于0001，依次类推，当DMA控制器读取待处理数据的第十六个子片段（即最后一个子片段）时，计数器的计数值等于1111。在DMA读取完待处理数据的第十六个子片段后，DMA控制器在流程控制模块的控制下，开始读取下一个待处理数据的第一个子片段，此时计数器的计数值加1，又变成0000，从而相当于自动对计数器清零（或者称之为复位）。

在一些可行的实施方式中，第一存储单元在将第一状态位的二进制数由第一数值更改为第二数值时，具体被配置为：在接收到使能信号且计数值等于预设计数值的情况下，将第一状态位的二进制数由第一数值更改为第二数值；或者，在接收到DMA控制器发出的预设信号rd_last后，将第一状态位的二进制数由第一数值更改为第二数值，预设信号用于表示DMA控制器当前传递的子片段是待处理数据的最后一个待处理数据中的最后一个子片段。

其中，预设计数值可以是计数器的位宽条件所能表示的最高位，例如计数器的位宽为4，则预设计数值等于1111。当接收到使能信号且计数值等于预设计数值时，说明一个待处理数据已经被DMA控制器全部读取出，因此可以将第一状态位的二进制数由第一数值更改为第二数值。

或者，在接收到DMA控制器发出的预设信号后，表示DMA控制器已经读取了整体数据的最后一个待处理数据的最后一个子片段，因此可以将第一状态位的二进制数由第一数值更改为第二数值。

本公开具体实现时，如前所述，流程控制模块可以监测整体数据的剩余数据长度。如果剩余数据长度不足512bit，则流程控制模块向DMA控制器发送的启动指令中，会指示DMA控制器读取剩余数据长度的数据。DMA控制器接收到流程控制模块的指示后，如果指示读取的待处理数据不足512bit，则DMA在读取该待处理数据的最后一个子片段时，发出rd_last。

在一些可行的实施方式中，参考图4，图4是本公开另一实施例提供的数据处理系统的结构示意图。如图4所示，该数据处理系统除了包括DMA控制器、第一存储单元、第二存储单元、加解密模块以及哈希运算模块以外，还包括流程控制模块。

如前所述，流程控制模块被配置为：在第一状态位的二进制数等于第一数值的情况下，向所述DMA控制器发送启动指令。

本公开中，流程控制模块可以读取第一存储单元的第一状态位的二进制数，从而根据该二进制数的数值，启动DMA控制器读取待处理数据的待处理数据。具体地，当流程控制模块判断出第一状态位的二进制数等于第一数值时，流程控制模块向DMA控制器发送启动指令，从而启动DMA控制器读取待处理数据的待处理数据。其中，启动指令中指示了DMA控制器应该读取的目标数据长度。

在一些可行的实施方式中，流程控制模块具体被配置为：在整体数据的剩余数据的长度大于或等于预设长度的情况下，向DMA控制器发送的启动指令所指定的目标数据长度等于预设长度，在整体数据的剩余数据的长度小于预设长度的情况下，向DMA控制器发送的启动指令所指定的目标数据长度等于剩余数据的长度。

本公开中，流程控制模块针对每个数据处理任务，设置有参数：已读取次数，并且将已读取次数初始化为0。在每个数据处理任务中，流程控制模块每次启动DMA控制器读取该数据处理任务的待处理数据后，将相应已读取次数加1。并且，流程控制模块还可以根据已读取次数和每次读取的待处理数据长度两者之间的乘积，以及根据整体数据的总长度，确定整体数据的剩余数据。

值得说明的是，本公开中通过流程控制模块对整体数据的剩余数据进行监控，并根据剩余数据的长度控制DMA控制器进行数据读取，可以提升系统读数的可靠性。

在一些可行的实施方式中，流程控制模块还被配置为：在第二状态位等于第三数值的情况下，控制加解密模块和/或哈希运算模块分Y次从第二存储单元读取待处理数据，并在第二存储单元第Y次传递数据后，向第二存储单元发送控制信号。

第二存储单元具体被配置为：在接收到控制信号后，将第二状态位由第三数值更改为第四数值。

本公开中，流程控制模块可以读取第二存储单元的第二状态位的二进制数，并根据该二进制数控制加解密模块和/或哈希运算模块从第二存储单元读取待处理数据。具体地，流程控制模块可以利用待处理数据的长度除以加解密模块的位宽，并向上取整，从而计算出加解密模块的目标读取次数。同样地，流程控制模块可以利用待处理数据的长度除以哈希运算模块的位宽，从而计算出哈希运算模块的目标读取次数。流程控制模块在判断出第二存储单元的第二状态位的二进制数等于第四数值时，向加解密模块和哈希运算模块发送控制信息，以控制加解密模块和哈希运算模块从第二存储单元读取数据。并且，流程控制模块每发送一次控制信息后，将加解密模块和哈希运算模块各自对应的已读取次数加1，直至模块对应的已读取次数等于其目标读取次数时，不再控制该模块从第二存储单元读取数据。此外，当两个模块各自的已读取次数均等于其目标读取次数时，流程控制模块向第二存储单元发送控制信息，以控制第二存储单元将其第二状态位的二进制数由第四数值更改为第三数值。

在一些可行的实施方式中，流程控制模块还被配置为：在整体数据的剩余数据的长度小于预设长度的情况下，根据剩余数据的长度、以及加解密模块和哈希运算模块两者中的最小位宽，计算目标读取次数Z。

流程控制模块还被配置为：在DMA控制器将剩余数据全部传递给第一存储单元，且第一存储单元将剩余数据全部赋值给第二存储单元后，控制加解密模块和/或哈希运算模块分Z次从第二存储单元读取剩余数据，并在第二存储单元第Z次传递数据后，向第二存储单元发送控制信号。

值得说明的是，本公开中，通过流程控制模块确定目标读取次数，并根据已读取次数与目标读取次数的大小关系，控制加解密模块和哈希运算模块从第二存储单元读取数据，并控制第二存储单元更改第二状态位的二进制数，从而可以进一步提升系统读数的可靠性。

在一些可行的实施方式中，数据处理系统还包括第三存储单元和第四存储单元，第一存储单元、第二存储单元以及第四存储单元三者的位宽相等，第三存储单元的位宽与加解密模块和哈希运算模块两者中的最小位宽匹配，第三存储单元的最高位被配置为第三存储单元的第三状态位，第四存储单元的最高位被配置为第四存储单元的第四状态位。

第三存储单元被配置为：存储加解密模块输出的处理结果，并在存储处理结果后，将第三状态位的二进制数由第五数值更改为第六数值。

第四存储单元被配置为：在第四存储单元的所有数据位存满处理结果之前，将第四状态位的二进制数保持为第八数值；其中，数据位是第四存储单元中除最高位以外的其余位。

第三存储单元还被配置为：在第三状态位等于第六数值且第四状态位等于第八数值的情况下，将第三存储单元最近一次存储的处理结果赋值给第四存储单元。

第四存储单元还被配置为：在第四存储单元的所有数据位存满处理结果后，将第四状态位的二进制数由第八数值变更成第七数值，在将处理结果通过DMA控制器输出后，将第四状态位的二进制数由第七数值变更成第八数值。

值得说明的是，本公开中，通过将第四存储单元和第一存储单元两者的位宽配置为相等，可以使得DMA控制器读写操作两者的位宽平衡，读操作和写操作中的一者不会形成系统短板。

此外，本公开中，第三存储单元根据第三状态位的二进制数和第四状态位的二进制数，向第四存储单元传递处理结果。可见本公开中，第三存储单元可以在不需逻辑控制的情况下，向第四存储单元传递处理结果，从而具有更高的数据处理效率。

在一些可行的实施方式中，第四存储单元还被配置为：在第四存储单元存储了最后一个待处理数据对应的处理结果后，将第四状态位的二进制数由第八数值变更成第七数值。

本公开实施例还提供一种电子装置，该电子装置包括上述任一实施例中所述的数据处理系统。在一些使用场景下，该电子装置的产品形式体现为显卡；在另一些使用场景下，该电子装置的产品形式体现为CPU主板。

本公开实施例还提供一种电子设备，该电子设备包括上述的电子装置。在一些使用场景下，该电子设备的产品形式是便携式电子设备，例如智能手机、平板电脑、VR设备、POS机等；在一些使用场景下，该电子设备的产品形式是个人电脑、游戏主机等；在一些使用场景下，该电子设备的产品形式是服务器主机、密码机、生产设备。

参考图5，图5是本公开一实施例提供的数据处理方法的流程示意图。由于本公开提供的数据处理方法与本公开提供的数据处理系统两者的原理相同。因此，为了简化说明，以下对数据处理方法做简要说明。如图5所示，该数据处理方法包括以下步骤：

S510：通过DMA控制器向第一存储单元传递待处理数据。

在一些可行的实施方式中，待处理数据是需要被执行加解密操作和哈希操作的整体数据中的一部分数据。

在通过DMA控制器向第一存储单元传递待处理数据时，具体可以执行以下子步骤：DMA控制器每次接收到启动指令后，根据启动指令所指定的目标数据长度，获取整体数据的目标数据长度的待处理数据，并将获取的待处理数据传递给第一存储单元。其中，整体数据需要通过N个启动指令才被读取完，N个启动指令中的最后一个启动指令所指定的目标数据长度小于或等于预设长度，N个启动指令中的其余启动指令所指定的目标数据长度等于预设长度。

S520：通过第一存储单元存储DMA控制器传递的待处理数据，并在第二存储单元最近一次存储的待处理数据被传递给加解密模块和哈希运算模块后，将第一存储单元存储的待处理数据赋值给第二存储单元。

在一些可行的实施方式中，DMA控制器可以分M次向第一存储单元传递待处理数据，M次中的每一次用于传递待处理数据的一个子片段，且DMA控制器每次传递子片段时发出使能信号；其中，M是大于或等于1的整数。计数器在接收到使能信号后，将计数器的计数值加1。第一存储单元根据计数值，将DMA控制器传递的子片段存入目标区间，目标区间为第一存储单元中与计数值对应的存储区间。

在一些可行的实施方式中，计数器的位宽为Q，M等于2的Q次方。

在一些可行的实施方式中，第二存储单元的位宽等于第一存储单元的位宽，第一存储单元的最高位被配置为第一存储单元的第一状态位，第二存储单元的最高位被配置为第二存储单元的第二状态位。其中，第一存储单元的位宽比上述预设长度多1位。

数据处理方法还包括：在第一存储单元存储DMA控制器传递的待处理数据后，将第一状态位的二进制数由第一数值更改为第二数值；在第二存储单元最近一次存储的待处理数据被全部传递给加解密模块和哈希运算模块后，将第二状态位的二进制数由第三数值更改为第四数值。

第一存储单元在将存储的待处理数据赋值给第二存储单元时，具体可以执行以下子步骤：在第一状态位的二进制数等于第二数值且第二状态位的二进制数等于第四数值的情况下，将第一存储单元存储的待处理数据赋值给第二存储单元。

其中，为了将第一状态位的二进制数由第一数值更改为第二数值，具体可以执行以下子步骤：在接收到使能信号且计数值等于预设计数值的情况下，将第一状态位的二进制数由第一数值更改为第二数值；或者，在接收到DMA控制器发出的预设信号后，将第一状态位的二进制数由第一数值更改为第二数值，预设信号用于表示DMA控制器当前传递的子片段是整体数据的最后一段待处理数据中的最后一个子片段。

S530：通过第二存储单元存储第一存储单元赋值给第二存储单元的待处理数据，并将第二存储单元最近一次存储的待处理数据传递给加解密模块和哈希运算模块进行处理。

在一些可行的实施方式中，在将第一存储单元存储的待处理数据赋值给第二存储单元后，将第一状态位的二进制数由第二数值更改为第一数值；在第二存储单元存储第一存储单元赋值给第二存储单元的待处理数据后，将第二状态位的二进制数由第四数值更改为第三数值。

在一些可行的实施方式中，数据处理方法包括：在第一状态位的二进制数等于第一数值的情况下，通过流程控制模块向DMA控制器发送启动指令。

在一些可行的实施方式中，通过流程控制模块向DMA控制器发送启动指令，具体包括：在整体数据的剩余数据的长度大于或等于预设长度的情况下，向DMA控制器发送的启动指令所指定的目标数据长度等于预设长度；在整体数据的剩余数据的长度小于预设长度的情况下，向DMA控制器发送的启动指令所指定的目标数据长度等于剩余数据的长度。

在一些可行的实施方式中，在第二状态位等于第三数值的情况下，通过流程控制模块控制加解密模块和/或哈希运算模块分Y次从第二存储单元读取待处理数据；在第二存储单元第Y次传递数据后，通过流程控制模块向第二存储单元发送控制信号，使得第二存储单元在接收到控制信号后，将第二状态位由第三数值更改为第四数值。

在一些可行的实施方式中，在整体数据的剩余数据的长度小于预设长度的情况下，通过流程控制模块根据剩余数据的长度、以及加解密模块和哈希运算模块两者中的最小位宽，计算目标读取次数Z；在DMA控制器将剩余数据全部传递给第一存储单元，且第一存储单元将剩余数据全部赋值给第二存储单元后，通过流程控制模块控制加解密模块和/或哈希运算模块分Z次从第二存储单元读取剩余数据；在第二存储单元第Z次传递数据后，通过流程控制模块向第二存储单元发送控制信号，使得第二存储单元在接收到控制信号后，将第二状态位由第三数值更改为第四数值。

在一些可行的实施方式中，数据处理方法还可以包括以下步骤：

通过第三存储单元存储加解密模块输出的处理结果，并在存储处理结果后，将第三状态位的二进制数由第五数值更改为第六数值；其中，第三状态位是第三存储单元中的最高位；在第四存储单元的所有数据位存满处理结果之前，将第四状态位的二进制数保持为第八数值；其中，数据位是第四存储单元中除最高位以外的其余位；第四状态位是第四存储单元中的最高位；在第三状态位等于第六数值且第四状态位等于第八数值的情况下，将第三存储单元最近一次存储的处理结果赋值给第四存储单元；在第四存储单元的所有数据位存满处理结果后，将第四状态位的二进制数由第八数值变更成第七数值，在第四存储单元将处理结果通过DMA控制器输出后，将第四状态位的二进制数由第七数值变更成第八数值；其中，第一存储单元、第二存储单元以及第四存储单元三者的位宽相等，第三存储单元的位宽与加解密模块和哈希运算模块两者中的最小位宽匹配。

在一些可行的实施方式中，在第四存储单元存储了最后一个待处理数据对应的处理结果后，还可以将第四状态位的二进制数由第八数值变更成第七数值。

尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。

显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (28)

1.一种数据处理系统，所述系统包括DMA控制器、第一存储单元、第二存储单元、加解密模块以及哈希运算模块；

所述DMA控制器被配置为：向所述第一存储单元传递待处理数据；

所述第一存储单元被配置为：存储所述DMA控制器传递的待处理数据，并在所述第二存储单元最近一次存储的待处理数据被传递给所述加解密模块和所述哈希运算模块后，将所述第一存储单元存储的待处理数据赋值给所述第二存储单元；

所述第二存储单元被配置为：存储所述第一存储单元赋值给所述第二存储单元的待处理数据，并将最近一次存储的待处理数据传递给所述加解密模块和所述哈希运算模块进行处理，所述加解密模块和所述哈希运算模块用于对同一份待处理数据分别进行加解密处理和哈希运算；

其中，所述第二存储单元的位宽等于所述第一存储单元的位宽，所述第一存储单元的最高位被配置为所述第一存储单元的第一状态位，所述第二存储单元的最高位被配置为所述第二存储单元的第二状态位；

所述第一存储单元还被配置为：在存储所述DMA控制器传递的待处理数据后，将所述第一状态位的二进制数由第一数值更改为第二数值；

所述第二存储单元还被配置为：在存储的待处理数据被全部传递给所述加解密模块和所述哈希运算模块后，将所述第二状态位的二进制数由第三数值更改为第四数值；

为了实现所述第一存储单元将存储的待处理数据赋值给所述第二存储单元，所述第一存储单元具体被配置为：在所述第一状态位的二进制数等于第二数值且所述第二状态位的二进制数等于第四数值的情况下，将所述第一存储单元存储的待处理数据赋值给所述第二存储单元。

2.根据权利要求1所述的系统，所述第一存储单元还被配置为：在将所述第一存储单元存储的待处理数据赋值给所述第二存储单元后，将所述第一状态位的二进制数由第二数值更改为第一数值；

所述第二存储单元还被配置为：在存储所述第一存储单元赋值给所述第二存储单元的待处理数据后，将所述第二状态位的二进制数由第四数值更改为第三数值。

3.根据权利要求1所述的系统，所述待处理数据是需要被执行加解密操作和哈希操作的整体数据中的一部分数据；

为了实现所述DMA控制器向所述第一存储单元传递待处理数据，所述DMA控制器具体被配置为：每次接收到启动指令后，根据所述启动指令所指定的目标数据长度，获取所述整体数据的所述目标数据长度的待处理数据，并将获取的待处理数据传递给所述第一存储单元；其中，所述整体数据需要通过N个所述启动指令才被读取完，所述N个启动指令中的最后一个启动指令所指定的目标数据长度小于或等于预设长度，所述N个启动指令中的其余启动指令所指定的目标数据长度等于所述预设长度。

4.根据权利要求3所述的系统，所述第一存储单元的位宽比所述预设长度多1位。

5.根据权利要求3所述的系统，所述系统还包括计数器；

为了实现所述DMA控制器向所述第一存储单元传递待处理数据，所述DMA控制器具体被配置为：分M次向所述第一存储单元传递待处理数据，所述M次中的每一次用于传递待处理数据的一个子片段，且每次传递子片段时发出使能信号；其中，M是大于或等于1的整数；

所述计数器被配置为：在接收到所述使能信号后，将所述计数器的计数值加1；

为了实现所述第一存储单元存储待处理数据，所述第一存储单元具体被配置为：根据所述计数值，将所述DMA控制器传递的子片段存入目标区间，所述目标区间为所述第一存储单元中与所述计数值对应的存储区间。

6.根据权利要求5所述的系统，所述计数器的位宽为Q，所述M等于2的Q次方。

7.根据权利要求5所述的系统，为了实现所述第一存储单元将所述第一状态位的二进制数由第一数值更改为第二数值，所述第一存储单元具体被配置为：在接收到所述使能信号且所述计数值等于预设计数值的情况下，将所述第一状态位的二进制数由第一数值更改为第二数值；或者，在接收到所述DMA控制器发出的预设信号后，将所述第一状态位的二进制数由第一数值更改为第二数值，所述预设信号用于表示所述DMA控制器当前传递的子片段是所述整体数据的最后一段待处理数据中的最后一个子片段。

8.根据权利要求3所述的系统，所述系统还包括流程控制模块，所述流程控制模块被配置为：在所述第一状态位的二进制数等于第一数值的情况下，向所述DMA控制器发送所述启动指令。

9.根据权利要求8所述的系统，所述流程控制模块具体被配置为：在所述整体数据的剩余数据的长度大于或等于所述预设长度的情况下，向所述DMA控制器发送的所述启动指令所指定的目标数据长度等于所述预设长度，在所述整体数据的剩余数据的长度小于所述预设长度的情况下，向所述DMA控制器发送的所述启动指令所指定的目标数据长度等于所述剩余数据的长度。

10.根据权利要求8所述的系统，所述流程控制模块还被配置为：在所述第二状态位等于第三数值的情况下，控制加解密模块和/或哈希运算模块分Y次从所述第二存储单元读取待处理数据，并在所述第二存储单元第Y次传递数据后，向所述第二存储单元发送控制信号；

所述第二存储单元具体被配置为：在接收到所述控制信号后，将所述第二状态位由第三数值更改为第四数值。

11.根据权利要求10所述的系统，所述流程控制模块还被配置为：在所述整体数据的剩余数据的长度小于所述预设长度的情况下，根据所述剩余数据的长度、以及加解密模块和哈希运算模块两者中的最小位宽，计算目标读取次数Z；

所述流程控制模块还被配置为：在所述DMA控制器将所述剩余数据全部传递给所述第一存储单元，且所述第一存储单元将所述剩余数据全部赋值给所述第二存储单元后，控制加解密模块和/或哈希运算模块分Z次从所述第二存储单元读取所述剩余数据，并在所述第二存储单元第Z次传递数据后，向所述第二存储单元发送所述控制信号。

12.根据权利要求1所述的系统，所述系统还包括第三存储单元和第四存储单元，所述第一存储单元、所述第二存储单元以及所述第四存储单元三者的位宽相等，所述第三存储单元的位宽与所述加解密模块和所述哈希运算模块两者中的最小位宽匹配，所述第三存储单元的最高位被配置为所述第三存储单元的第三状态位，所述第四存储单元的最高位被配置为所述第四存储单元的第四状态位；

所述第三存储单元被配置为：存储所述加解密模块输出的处理结果，并在存储处理结果后，将所述第三状态位的二进制数由第五数值更改为第六数值；

所述第四存储单元被配置为：在所述第四存储单元的所有数据位存满处理结果之前，将所述第四状态位的二进制数保持为第八数值；其中，所述数据位是所述第四存储单元中除最高位以外的其余位；

所述第三存储单元还被配置为：在所述第三状态位等于第六数值且所述第四状态位等于第八数值的情况下，将所述第三存储单元存储的处理结果赋值给所述第四存储单元；

所述第四存储单元还被配置为：在所述第四存储单元的所有数据位存满处理结果后，将所述第四状态位的二进制数由第八数值变更成第七数值，在将处理结果通过所述DMA控制器输出后，将所述第四状态位的二进制数由第七数值变更成第八数值。

13.根据权利要求12所述的系统，所述第四存储单元还被配置为：在所述第四存储单元存储了最后一个待处理数据对应的处理结果后，将所述第四状态位的二进制数由第八数值变更成第七数值。

14.一种电子装置，包括权利要求1至13任一项所述的系统。

15.一种电子设备，包括权利要求14所述的电子装置。

16.一种数据处理方法，所述方法包括：

通过DMA控制器向第一存储单元传递待处理数据；

通过所述第一存储单元存储所述DMA控制器传递的待处理数据，并在第二存储单元最近一次存储的待处理数据被传递给加解密模块和哈希运算模块后，将所述第一存储单元存储的待处理数据赋值给所述第二存储单元；

通过所述第二存储单元存储所述第一存储单元赋值给所述第二存储单元的待处理数据，并将所述第二存储单元最近一次存储的待处理数据传递给加解密模块和哈希运算模块进行处理，所述加解密模块和所述哈希运算模块用于对同一份待处理数据分别进行加解密处理和哈希运算；

其中，所述第二存储单元的位宽等于所述第一存储单元的位宽，所述第一存储单元的最高位被配置为所述第一存储单元的第一状态位，所述第二存储单元的最高位被配置为所述第二存储单元的第二状态位；

所述方法还包括：在所述第一存储单元存储所述DMA控制器传递的待处理数据后，将所述第一状态位的二进制数由第一数值更改为第二数值；在所述第二存储单元最近一次存储的待处理数据被全部传递给所述加解密模块和所述哈希运算模块后，将所述第二状态位的二进制数由第三数值更改为第四数值；

所述将所述第一存储单元存储的待处理数据赋值给所述第二存储单元，包括：在所述第一状态位的二进制数等于第二数值且所述第二状态位的二进制数等于第四数值的情况下，将所述第一存储单元存储的待处理数据赋值给所述第二存储单元。

17.根据权利要求16所述的方法，所述方法还包括：

在将所述第一存储单元存储的待处理数据赋值给所述第二存储单元后，将所述第一状态位的二进制数由第二数值更改为第一数值；在所述第二存储单元存储所述第一存储单元赋值给所述第二存储单元的待处理数据后，将所述第二状态位的二进制数由第四数值更改为第三数值。

18.根据权利要求16所述的方法，所述待处理数据是需要被执行加解密操作和哈希操作的整体数据中的一部分数据；

所述通过DMA控制器向第一存储单元传递待处理数据，包括：

所述DMA控制器每次接收到启动指令后，根据所述启动指令所指定的目标数据长度，获取所述整体数据的所述目标数据长度的待处理数据，并将获取的待处理数据传递给所述第一存储单元；其中，所述整体数据需要通过N个所述启动指令才被读取完，所述N个启动指令中的最后一个启动指令所指定的目标数据长度小于或等于预设长度，所述N个启动指令中的其余启动指令所指定的目标数据长度等于所述预设长度。

19.根据权利要求18所述的方法，所述第一存储单元的位宽比所述预设长度多1位。

20.根据权利要求18所述的方法，所述将获取的待处理数据传递给所述第一存储单元，包括：所述DMA控制器分M次向所述第一存储单元传递待处理数据，所述M次中的每一次用于传递待处理数据的一个子片段，且所述DMA控制器每次传递子片段时发出使能信号；其中，M是大于或等于1的整数；

所述方法还包括：计数器在接收到所述使能信号后，将所述计数器的计数值加1；

所述通过所述第一存储单元存储所述DMA控制器传递的待处理数据，包括：所述第一存储单元根据所述计数值，将所述DMA控制器传递的子片段存入目标区间，所述目标区间为所述第一存储单元中与所述计数值对应的存储区间。

21.根据权利要求20所述的方法，所述计数器的位宽为Q，所述M等于2的Q次方。

22.根据权利要求20所述的方法，所述在所述第一存储单元存储所述DMA控制器传递的待处理数据后，将所述第一状态位的二进制数由第一数值更改为第二数值，包括：

在接收到所述使能信号且所述计数值等于预设计数值的情况下，将所述第一状态位的二进制数由第一数值更改为第二数值；或者，在接收到所述DMA控制器发出的预设信号后，将所述第一状态位的二进制数由第一数值更改为第二数值，所述预设信号用于表示所述DMA控制器当前传递的子片段是所述整体数据的最后一段待处理数据中的最后一个子片段。

23.根据权利要求18所述的方法，所述方法包括：

在所述第一状态位的二进制数等于第一数值的情况下，通过流程控制模块向所述DMA控制器发送所述启动指令。

24.根据权利要求23所述的方法，所述通过流程控制模块向所述DMA控制器发送所述启动指令，包括：

在所述整体数据的剩余数据的长度大于或等于所述预设长度的情况下，向所述DMA控制器发送的所述启动指令所指定的目标数据长度等于所述预设长度；

在所述整体数据的剩余数据的长度小于所述预设长度的情况下，向所述DMA控制器发送的所述启动指令所指定的目标数据长度等于所述剩余数据的长度。

25.根据权利要求23所述的方法，所述方法还包括：

在所述第二状态位等于第三数值的情况下，通过所述流程控制模块控制加解密模块和/或哈希运算模块分Y次从所述第二存储单元读取待处理数据；

在所述第二存储单元第Y次传递数据后，通过所述流程控制模块向所述第二存储单元发送控制信号，使得所述第二存储单元在接收到所述控制信号后，将所述第二状态位由第三数值更改为第四数值。

26.根据权利要求25所述的方法，所述方法还包括：

在所述整体数据的剩余数据的长度小于所述预设长度的情况下，通过所述流程控制模块根据所述剩余数据的长度、以及加解密模块和哈希运算模块两者中的最小位宽，计算目标读取次数Z；

在所述DMA控制器将所述剩余数据全部传递给所述第一存储单元，且所述第一存储单元将所述剩余数据全部赋值给所述第二存储单元后，通过所述流程控制模块控制加解密模块和/或哈希运算模块分Z次从所述第二存储单元读取所述剩余数据；

在所述第二存储单元第Z次传递数据后，通过所述流程控制模块向所述第二存储单元发送所述控制信号，使得所述第二存储单元在接收到所述控制信号后，将所述第二状态位由第三数值更改为第四数值。

27.根据权利要求16所述的方法，所述方法还包括：

通过第三存储单元存储所述加解密模块输出的处理结果，并在存储处理结果后，将第三状态位的二进制数由第五数值更改为第六数值；其中，第三状态位是第三存储单元中的最高位；

在第四存储单元的所有数据位存满处理结果之前，将第四状态位的二进制数保持为第八数值；其中，所述数据位是所述第四存储单元中除最高位以外的其余位；所述第四状态位是第四存储单元中的最高位；

在所述第三状态位等于第六数值且所述第四状态位等于第八数值的情况下，将所述第三存储单元最近一次存储的处理结果赋值给所述第四存储单元；

在所述第四存储单元的所有数据位存满处理结果后，将所述第四状态位的二进制数由第八数值变更成第七数值，在所述第四存储单元将处理结果通过所述DMA控制器输出后，将所述第四状态位的二进制数由第七数值变更成第八数值；

其中，所述第一存储单元、所述第二存储单元以及所述第四存储单元三者的位宽相等，所述第三存储单元的位宽与所述加解密模块和所述哈希运算模块两者中的最小位宽匹配。

28.根据权利要求27所述的方法，所述方法还包括：在所述第四存储单元存储了最后一个待处理数据对应的处理结果后，将所述第四状态位的二进制数由第八数值变更成第七数值。

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