CN105335670A - 一种实时完整性校验方法和校验电路及安全芯片 - Google Patents

Abstract

本发明提供了一种实时完整性校验方法,所述校验方法包括以下步骤:随机控制器获取外部随机数，根据所述外部随机数生成随机数值;控制器获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器搬运校验数据至安全计算器;直接存储访问器完成一次搬运校验数据后，随机控制器开始计时,并当第一计时时间等于预设时间值与所述随机数值之和时,允许所述控制器控制直接存储访问器进行下一次获取校验数据;当直接存储访问器完成全部校验数据搬运后，安全计算器根据校验数据进行计算并将计算结果输出至控制器。该实时完整性校验方法中，内置的随机行为使得校验行为具有随机性，有效的提高了校验方法的安全性。

Description

一种实时完整性校验方法和校验电路及安全芯片

技术领域

本发明涉及信息安全系统领域，尤其涉及一种实时完整性校验方法和实时完整性校验电路及安全芯片。

背景技术

在安全芯片中，对关键代码的保护至关重要，除了使用存储器保护器来限制非法主机的访问外，在下载代码时，通过数字签名的方式来确保代码在下载过程中没有被更改，在代码执行过程中，通过奇偶校验、CRC校验等来确保代码在传输过程中数据的完整性。

在安全芯片中，一般在芯片上电复位后，RTIC（Run-TimeIntegrityCheck，高安全实时完整性）电路一直处于运行状态，对关键代码进行实时校验，防止代码被篡改。现有技术中的RTIC电路完成一次数据校验过程步骤如下：

步骤1，启动RTIC电路后，控制器控制内嵌DMA（DirectMemoryAccess，直接存储器访问器）从存储器中读取代码。

步骤2，内嵌DMA从存储器搬运数据到计算模块。

步骤3，计算模块开始计算，得到运算结果。

步骤4，控制器将运算结果与期望运算结果进行比较，如果比较成功，说明代码没有被篡改。

RTIC电路和CPU中央处理器（CentralProcessorUnit，中央处理器）在总线上进行竞争。控制器中的定时器用于调节内嵌DMA和CPU之间的总线占用比例，DMA操作间隔时间等于定时器所设置时间。

但是现有的RTIC电路的电路行为在总线上是固定的读存储器行为，很容易受到攻击，因此安全性较差。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，提供一种实时完整性校验方法和实时完整性校验电路及安全芯片。

本发明提供一种实时完整性校验方法,所述校验方法包括以下步骤:

随机控制器获取外部随机数，根据所述外部随机数生成随机数值;

控制器获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器搬运校验数据至安全计算器;

直接存储访问器完成一次搬运校验数据后，随机控制器开始计时,并当第一计时时间等于预设时间值与所述随机数值之和时,允许所述控制器控制直接存储访问器进行下一次获取校验数据;

当直接存储访问器完成全部校验数据搬运后，安全计算器根据校验数据进行计算并将计算结果输出至控制器。

从上述方法的方案可以看出，由于所有的随机行为都是根据引入的随机数产生的，随机行为的产生不可控，另外内置的随机行为使得校验行为具有随机性，有效的提高了校验方法的安全性。比如，随机等待时间使直接存储访问器下次传输启动时间具有随机性；伪操作随机跳转和随机连续读写控制使得校验电路的总线行为具有随机性，不再是固定的读存储器行为。读有效数据地址不连续和插入的伪操作随机读写地址不连续也增加了本发明的安全性，因此所述校验方法具有很高的安全性。

本发明还提供一种实时完整性校验电路，所述校验电路包括随机控制器,控制器,直接存储访问器和安全计算器，所述安全计算器分别与所述控制器和直接存储访问器连接，所述控制器分别与直接存储访问器和随机控制器连接;

随机控制器，用于获取外部随机数，根据所述外部随机数生成随机数值;

控制器，用于获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器搬运校验数据至安全计算器;

随机控制器，还用于当直接存储访问器完成一次搬运校验数据后开始计时,并当第一计时时间等于预设时间值与所述随机数值之和时,允许所述控制器控制直接存储访问器进行下一次获取校验数据；

安全计算器，用于当直接存储访问器完成全部校验数据搬运后，根据校验数据进行计算并将计算结果输出。

从上述电路的方案可以看出，由于所有的随机行为都是根据引入的随机数产生的，随机行为的产生不可控，另外内置的随机行为使得校验行为具有随机性，有效的提高了校验电路的安全性。比如，随机等待时间使直接存储访问器下次传输启动时间具有随机性；伪操作随机跳转和随机连续读写控制使得校验电路的总线行为具有随机性，不再是固定的读存储器行为。读有效数据地址不连续和插入的伪操作随机读写地址不连续也增加了本发明的安全性，因此所述校验电路具有很高的安全性。

本发明还提供一种安全芯片，所述处理装置包括：所述安全芯片包括上述的校验电路，存储器和中央处理器，所述校验电路和中央处理器分别通过总线与所述存储器连接。

从上述芯片的方案可以看出，由于所有的随机行为都是根据引入的随机数产生的，随机行为的产生不可控，另外内置的随机行为使得校验行为具有随机性，有效的提高了校验电路的安全性。比如，随机等待时间使直接存储访问器下次传输启动时间具有随机性；伪操作随机跳转和随机连续读写控制使得校验电路的总线行为具有随机性，不再是固定的读存储器行为。读有效数据地址不连续和插入的伪操作随机读写地址不连续也增加了本发明的安全性，因此所述校验电路具有很高的安全性。

附图说明

图1为本发明实时完整性校验方法一种实施例的流程图；

图2为本发明实时完整性校验电路一种实施例的结构框图；

图3为本发明随机控制器一种实施例的结构框图；

图4为本发明直接存储访问器一种实施例的结构框图。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明提供一种实施例的实时完整性校验方法，如图1所示，所述方法包括以下步骤：

步骤S01，随机控制器获取外部随机数，根据所述外部随机数生成随机数值;

步骤S02，控制器获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器搬运校验数据至安全计算器;

步骤S03，直接存储访问器完成一次搬运校验数据后，随机控制器开始计时,并当第一计时时间等于预设时间值T1与所述随机数值之和时,允许所述控制器控制直接存储访问器进行下一次获取校验数据;

步骤S04，当直接存储访问器完成全部校验数据搬运后，安全计算器根据校验数据进行计算并将计算结果输出至控制器。

在步骤S01中，在每次数据校验开始前，随机控制器从外部接收随机数，将其分为四部分，分别存储在四个寄存器中，它们分别用于随机等待、随机跳转、随机连续读写功能和地址扰乱的随机种子。另外，在一次数据校验过程中，需要直接存储访问器完成多次搬运校验数据，也就是说，需要完成多次搬运校验数据之后，安全计算器才会根据得到的校验数据进行计算并将计算结果输出至控制器。

从上述方法的方案可以看出，由于所有的随机行为都是根据引入的随机数产生的，随机行为的产生不可控，另外内置的随机行为使得校验行为具有随机性，有效的提高了校验方法的安全性。比如，随机等待时间使直接存储访问器下次传输启动时间具有随机性；伪操作随机跳转和随机连续读写控制使得校验电路的总线行为具有随机性，不再是固定的读存储器行为。读有效数据地址不连续和插入的伪操作随机读写地址不连续也增加了本发明的安全性，因此所述校验方法具有很高的安全性。

在具体实施中，所述随机数值包括随机等待数值、随机跳转数值和随机连续读写数值。当然，所述随机数值还可以包括地址扰乱的随机种子。

在具体实施中，所述步骤S03具体为：

当直接存储访问器完成一次搬运校验数据后，随机控制器开始计时,并当第一计时时间等于预设时间值T1与所述随机等待数值之和时,允许所述控制器控制直接存储访问器进行下一次搬运校验数据。也就是说，在每次校验数据搬运结束后，当随机控制器的随机等待计数器的计数值等于预设时间值T1加上随机控制器中的随机数值，随机控制器才允许所述控制器控制直接存储访问器启动下一次搬运。

在具体实施中，所述步骤S02的同时，具体包括以下步骤：

所述随机控制器获取到所述校验启动信号，开始计时，并当第二计时时间等于随机跳转数值且直接存储访问器搬运当前的校验数据至所述安全计算器时，随机控制器控制直接存储访问器将存储器中预设的第一数据搬运到所述存储器的预设地址；

直接存储访问器继续搬运剩余的校验数据。也就是说，在直接存储访问器搬运数据的过程中，当随机控制器的随机跳转计数器计数值等于随机控制器中的随机跳转数值时，随机控制器控制直接存储访问器在写数据到安全计算器后，强制从存储器搬运一个无用数据到存储器的另一个地址，另外由于存储器可软件配置，读写此存储器不影响系统正常功能。此操作结束后，继续执行直接存储访问器的搬运操作。

在具体实施中，所述步骤S02的同时，具体包括以下步骤：

所述随机控制器获取到所述校验启动信号，开始计时，并当第三计时时间等于随机连续读写数值且直接存储访问器搬运当前的校验数据至所述安全计算器时，根据随机连续读写数值中的预设随机比特值确定随机读行为或者随机写行为，如果是读行为，控制直接存储访问器从存储器连续读取多个预设第二数据；如果是写行为，控制直接存储访问器连续写多个预设第三数据到存储器；

直接存储访问器继续搬运剩余的校验数据。也就是说，在直接存储访问器的搬运过程中，当随机控制器的随机读写计数器计数值等于所述随机控制器中的随机连续读写数值时，随机控制器控制直接存储访问器在写数据到安全计算器后，根据根据随机连续读写数值中的预设随机比特值，比如随机控制器的bit31确定是随机连续读行为或者随机连续写行为。如果是连续读操作，强制从存储器连续读取多个无用数据；如果是连续写操作，强制连续写无用数据到存储器，写操作不影响系统的正常功能，存储器可软件配置。连续读写次数也是随机的，其值等于所述随机连续读写数值中最低4位比，比如随机连续读写数值的bit[3:0]。此时直接存储访问器只发出连续读或者连续写操作，并不执行搬运操作，此操作结束后，继续执行直接存储访问器的搬运操作。

在具体实施中，随机控制器控制控制直接存储访问器进行读行为或写行为的次数为所述随机连续读写数值中最低4位比特值，也就是说，由于所述随机连续读写数值是随机的，因此读/写行为和读写次数都具有随机性，从而提高了实时完整性校验的安全性。

在具体实施中，本发明还提供一种实施例的实时完整性校验电路，如图2所示，所述校验电路包括随机控制器106,控制器101,直接存储访问器102和安全计算器103，所述安全计算器103分别与所述控制器101和直接存储访问器102连接，所述控制器101分别与直接存储访问器和随机控制器连接;

随机控制器106，用于获取外部随机数，根据所述外部随机数生成随机数值;

控制器101，用于获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器102搬运校验数据至安全计算器103;

随机控制器106，还用于当直接存储访问器102搬运校验数据完成一次数据搬运后开始计时,并当第一计时时间等于预设时间值T1与所述随机数值之和时,允许所述控制器控制直接存储访问器进行下一次搬运校验数据；

安全计算器103，用于当直接存储访问器完成全部校验数据搬运后，根据校验数据进行计算并将计算结果输出。

从上述电路的方案可以看出，由于所有的随机行为都是根据引入的随机数产生的，随机行为的产生不可控，另外内置的随机行为使得校验行为具有随机性，有效的提高了校验电路的安全性。比如，随机等待时间使直接存储访问器下次传输启动时间具有随机性；伪操作随机跳转和随机连续读写控制使得校验电路的总线行为具有随机性，不再是固定的读存储器行为。读有效数据地址不连续和插入的伪操作随机读写地址不连续也增加了本发明的安全性，因此所述校验电路具有很高的安全性。

在具体实施中，所述随机数值包括随机等待数值、随机跳转数值、随机连续读写数值和地址扰乱的随机种子。

在具体实施中，随机控制器106还用于当直接存储访问器完成一次搬运校验数据后,开始计数,并当第一计时时间等于预设时间值T1与所述随机等待数值之和时,允许所述控制器控制直接存储访问器进行下一次搬运校验数据。

在具体实施中，所述随机控制器106还用于获取到所述校验启动信号，开始计时，并当第二计时时间等于随机跳转数值且直接存储访问器102搬运当前的校验数据至所述安全计算器103时，随机控制器106控制直接存储访问器102将存储器104中预设的第一数据搬运到所述存储器104的预设地址；

直接存储访问器102继续搬运剩余的校验数据。

在具体实施中，所述随机控制器106获取到所述校验启动信号，开始计时，并当第三计时时间等于随机连续读写数值且直接存储访问器102搬运当前的校验数据至所述安全计算器103时，根据随机连续读写数值中的预设随机比特值确定随机读行为或者随机写行为，如果是读行为，控制直接存储访问器102从存储器连续读取多个预设第二数据；如果是写行为，控制直接存储访问器102连续写多个预设第三数据到存储器104；

直接存储访问器102继续搬运剩余的校验数据。

在具体实施中，在每次数据校验开始前，随机控制器106从外部接收随机数，将其分为四部分，分别存储在四个寄存器A,B,C，D中，也就是说，随机控制器106获取外部随机数，将外部随机数划分生成四个数值，所述四个数值的大小不同，分别存储在四个寄存器A,B,C，D中，四个数值分别用于随机等待、随机跳转、随机连续读写功能和直接存储访问器即内嵌DMA102的地址扰乱模块。

当启动所述实时完整性校验电路后，控制器101控制内嵌DMA102从存储器104搬运数据到安全计算器即SHA103进行计算。

在一次内嵌DMA102搬运结束后，当随机控制器106的随机等待计数器计数值等于控制器101的定时时间加上随机控制器106的寄存器A中的随机数值，随机控制器106才允许控制器101控制内嵌DMA102启动下一次搬运。

在内嵌DMA102搬运过程中，当随机控制器106的随机跳转计数器计数值等于寄存器B中的随机数值时，随机控制器106控制内嵌DMA102在写数据到SHA103后，强制从存储器104搬运一个无用数据到存储器104的另一个地址，存储器104可软件配置，读写此存储器不影响系统正常功能。此操作结束后，继续执行内嵌DMA102的搬运操作。

在内嵌DMA102的搬运过程中，当随机控制器106的随机读写计数器计数值等于寄存器C中的随机数值时，随机控制器106控制内嵌DMA102在写数据到SHA模块后，根据寄存器C的bit31确定是随机连续读行为或者随机连续写行为。如果是连续读操作，强制从存储器104连续读取多个无用数据；如果是连续写操作，强制连续写无用数据到存储器104，写操作不影响系统的正常功能，存储器104可软件配置。连续读写次数也是随机的，其值等于寄存器C的bit[3:0]。此时内嵌DMA102只发出连续读或者连续写操作，并不执行搬运操作，此操作结束后，继续执行内嵌DMA102的搬运操作。

在具体实施中，如图3所示，所述随机控制器106包括数据选择器301，寄存器A302，寄存器B303，寄存器C304，寄存器D305，加法器306，计数器A307，计数器B308，计数器C309，比较器A310，比较器B311和比较器C312，所述数据选择器301分别于寄存器A302，寄存器B303，寄存器C304和寄存器D305连接，用于选择128bit外部随机数，其中寄存器A302用于保存0-31bit的外部随机数作为随机等待数值，寄存器B303用于保存32-63bit的外部随机数作为随机跳转数值，寄存器C304用于保存64-95bit的外部随机数作为随机连续读写数值，寄存器D305用于于保存96-127bit的外部随机数作为地址扰乱的随机种子。计数器A307用于内嵌DMA102搬运一次校验数据结束后，开始计数。计数器B308和计数器C309均用于接收到校验启动信号时开始计数。加法器306与寄存器A302连接，用于相加所述寄存器A302的值和来自于控制器101的预设时间T1。计数器A307和加法器306分别与比较器A310连接，计数器B308和寄存器B303分别与比较器B311连接，计数器C309和寄存器C304分别与比较器C312连接，寄存器D305输出信号至内嵌DMA102。

当来自控制器101的控制信号启动校验有效时，数据选择器301选择128bit外部随机数，并分别寄存于寄存器A302、寄存器B303、寄存器C304、寄存器D305。当启动校验后，计数器B308、计数器C309开始计数。当内嵌DMA102搬运一次校验数据结束后，计数器A307开始计数。

寄存器A302的值和来自于控制器101的定时时间通过加法器306相加后得到随机等待时间，比较器A310将计数器A307和随机等待时间进行比较，如果相等，则允许内嵌DMA102启动下一次传输。比较器B311将计数器B308和寄存器B303进行比较，如果相等，则允许内嵌DMA102在数据搬运过程中随机跳转。比较器C312将计数器C309和寄存器C304进行比较，如果相等，则允许内嵌DMA102在数据搬运过程中插入随机读写行为。寄存器C304的bit31确定读/写行为，bit[3:0]确定读/写次数，因为寄存器C304的值是随机的，所以内嵌DMA102发出的读/写行为和读写次数都具有随机性。寄存器D305的存储的值是用于内嵌DMA中的地址扰乱模块的随机种子。

在具体实施中，如图4所示，所述内嵌DMA102包括通用DMA模块401，内部缓冲器402和地址扰乱模块403。通用DMA模块401用于完成数据的搬运。地址扰乱模块403用于根据来自于随机控制器106的随机种子，对通用DMA模块401发出的地址在64字节内扰乱，使内嵌DMA102读写有效数据的地址和随机插入的伪操作读写地址都是不连续的。只要随机种子值改变，地址扰乱顺序也会改变，具有随机性。通用DMA模块401读取到有效数据后，先根据扰乱地址写入到一个64字节的内部缓冲器402，对有效数据重新排序，然后再送到SHA103进行计算。

在具体实施中，本发明提供一种实施例的安全芯片，所述安全芯片包括如上述的校验电路，存储器104和中央处理器105，所述校验电路和中央处理器105分别通过总线与所述存储器104连接。

从上述芯片的方案可以看出，由于所有的随机行为都是根据引入的随机数产生的，随机行为的产生不可控，另外内置的随机行为使得校验行为具有随机性，有效的提高了校验电路的安全性。比如，随机等待时间使直接存储访问器下次传输启动时间具有随机性；伪操作随机跳转和随机连续读写控制使得校验电路的总线行为具有随机性，不再是固定的读存储器行为。读有效数据地址不连续和插入的伪操作随机读写地址不连续也增加了本发明的安全性，因此所述校验电路具有很高的安全性。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种实时完整性校验方法,其特征在于:所述校验方法包括以下步骤:

随机控制器获取外部随机数，根据所述外部随机数生成随机数值;

控制器获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器搬运校验数据至安全计算器;

当直接存储访问器完成一次搬运校验数据后，随机控制器开始计时,并当第一计时时间等于预设时间值与所述随机数值之和时,允许所述控制器控制直接存储访问器进行下一次搬运校验数据;

当直接存储访问器完成全部校验数据搬运后，安全计算器根据校验数据进行计算并将计算结果输出至控制器。

2.如权利要求1所述的校验方法，其特征在于：所述随机数值包括随机等待数值、随机跳转数值、随机连续读写数值和/或地址扰乱的随机种子。

3.如权利要求2所述的校验方法，其特征在于：直接存储访问器完成一次搬运校验数据后，随机控制器开始计时,并当第一计时时间等于预设时间值与所述随机数值之和时,允许所述控制器控制直接存储访问器进行下一次搬运校验数据，具体为：

直接存储访问器完成一次搬运校验数据后，随机控制器开始计时,并当第一计时时间等于预设时间值与所述随机等待数值之和时,允许所述控制器控制直接存储访问器进行下一次搬运校验数据。

4.如权利要求2所述的校验方法，其特征在于：在控制器获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器搬运校验数据至安全计算器的同时，具体包括：

所述随机控制器获取到所述校验启动信号，开始计时，并当第二计时时间等于随机跳转数值且直接存储访问器搬运当前的校验数据至所述安全计算器时，随机控制器控制直接存储访问器将存储器中预设的第一数据搬运到所述存储器的预设地址；

直接存储访问器继续搬运剩余的校验数据。

5.如权利要求2-4任意一项所述的校验方法，其特征在于：在控制器获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器搬运校验数据至安全计算器的同时，具体包括：

所述随机控制器获取到所述校验启动信号，开始计时，并当第三计时时间等于随机连续读写数值且直接存储访问器搬运当前的校验数据至所述安全计算器时，根据随机连续读写数值中的预设随机比特值确定随机读行为或者随机写行为，如果是读行为，控制直接存储访问器从存储器连续读取多个预设第二数据；如果是写行为，控制直接存储访问器连续写多个预设第三数据到存储器；

直接存储访问器继续搬运剩余的校验数据。

6.如权利要求5所述的校验方法，其特征在于：随机控制器控制控制直接存储访问器进行读行为或写行为的次数为所述随机连续读写数值中最低4位比特值。

7.一种实时完整性校验电路，其特征在于：所述校验电路包括随机控制器,控制器,直接存储访问器和安全计算器，所述安全计算器分别与所述控制器和直接存储访问器连接，所述控制器分别与直接存储访问器和随机控制器连接;

随机控制器，用于获取外部随机数，根据所述外部随机数生成随机数值;

控制器，用于获取到校验启动信号,并根据所述校验启动信号,控制直接存储访问器搬运校验数据至安全计算器;

随机控制器，还用于当直接存储访问器完成一次搬运校验数据后开始计时,并当第一计时时间等于预设时间值与所述随机数值之和时,允许所述控制器控制直接存储访问器进行下一次搬运校验数据；

安全计算器，用于当直接存储访问器完成全部校验数据搬运后，根据校验数据进行计算并将计算结果输出。

8.如权利要求7所述的校验电路，其特征在于：所述随机数值包括随机等待数值、随机跳转数值、随机连续读写数值和地址扰乱的随机种子。

9.如权利要求8所述的校验电路，其特征在于：随机控制器还用于当直接存储访问器完成一次搬运校验数据后开始计时,并当第一计时时间等于预设时间值与所述随机等待数值之和时,允许所述控制器控制直接存储访问器进行下一次获取校验数据。

10.一种安全芯片，其特征在于：所述安全芯片包括如权利要求7-9任意一项所述的校验电路，存储器和中央处理器，所述校验电路和中央处理器分别通过总线与所述存储器连接。