CN110378129A - 一种哈希加解密运算方法、系统、设备及计算机存储介质 - Google Patents

Abstract

本申请公开了一种哈希加解密运算方法、系统、设备及计算机存储介质，应用于CPU，获取待处理数据；将待处理数据存储至与CPU连接的FPGA的缓存中；启动FPGA中与待处理数据对应的目标哈希运算程序，以使FPGA并行运行目标哈希运算程序对待处理数据进行处理得到处理结果。本申请提供的一种哈希加解密运算方法、系统、设备及计算机可读存储介质，CPU将获取的待处理数据存储至自身连接的FPGA的缓存中，再启动FPGA中相应的目标哈希运算程序，从而使得FPGA并行运行目标哈希运算程序对待处理数据进行处理得到相应的处理结果，与现有的CPU只能串行对待处理数据进行哈希运算相比，可以提高运算效率。

Description

一种哈希加解密运算方法、系统、设备及计算机存储介质

技术领域

本申请涉及云计算技术领域，更具体地说，涉及一种哈希加解密运算方法、系统、设备及计算机存储介质。

背景技术

在云计算时代，越来越多的应用场景中，使用哈希(hash)算法来进行加解密。然而，现有的哈希应用场景中，使用CPU(Central Processing Unit，中央处理器)来运行哈希算法，占用了大量的CPU或运算资源，且运算效率较低。

综上所述，如何提高应用哈希算法的运算效率是目前本领域技术人员亟待解决的问题。

发明内容

本申请的目的是提供一种哈希加解密运算方法，其能在一定程度上解决如何提高应用哈希算法的运算效率的技术问题。本申请还提供了一种哈希加解密运算系统、设备及计算机可读存储介质。

为了实现上述目的，本申请提供如下技术方案：

一种哈希加解密运算方法，应用于CPU，包括：

获取待处理数据；

将所述待处理数据存储至与所述CPU连接的FPGA的缓存中；

启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，以使所述FPGA并行运行所述目标哈希运算程序对所述待处理数据进行处理得到处理结果。

优选的，所述启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，包括：

通过多线程的方式启动所述FPGA中与所述待处理数据对应的目标哈希运算程序。

优选的，所述获取待处理数据之前，还包括：

在所述FPGA的DDR内存中创建所述缓存。

优选的，所述启动所述FPGA中与所述待处理数据对应的目标哈希运算程序之后，还包括：

读取所述缓存中存放的与所述待处理数据对应的所述处理结果。

优选的，所述读取所述缓存中存放的与所述待处理数据对应的所述处理结果之后，还包括：

发出提示信息。

优选的，所述启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，包括：

启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，所述目标哈希运算程序包括预设数量的哈希运算子程序。

一种哈希加解密运算系统，应用于CPU，包括：

第一获取模块，用于获取待处理数据；

第一存储模块，用于将所述待处理数据存储至与所述CPU连接的FPGA的缓存中；

第一启动模块，用于启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，以使所述FPGA并行运行所述目标哈希运算程序对所述待处理数据进行处理得到处理结果。

一种哈希加解密运算设备，应用于CPU，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如上任一所述哈希加解密运算方法的步骤。

一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现如上任一所述哈希加解密运算方法的步骤。

一种哈希加解密运算方法，应用于FPGA，包括：

在所述FPGA的缓存中读取待处理数据；

在与所述FPGA连接的CPU的控制下，启动自身与所述待处理数据对应的目标哈希运算程序；

并行运行所述目标哈希运算程序对所述待处理数据进行处理，得到相应的处理结果。

本申请提供的一种哈希加解密运算方法，应用于CPU，获取待处理数据；将待处理数据存储至与CPU连接的FPGA的缓存中；启动FPGA中与待处理数据对应的目标哈希运算程序，以使FPGA并行运行目标哈希运算程序对待处理数据进行处理得到处理结果。本申请提供的一种哈希加解密运算方法，CPU将获取的待处理数据存储至自身连接的FPGA的缓存中，再启动FPGA中相应的目标哈希运算程序，从而使得FPGA并行运行目标哈希运算程序对待处理数据进行处理得到相应的处理结果，与现有的CPU只能串行对待处理数据进行哈希运算相比，可以提高运算效率。本申请提供的一种哈希加解密运算系统、设备及计算机可读存储介质也解决了相应技术问题。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种哈希加解密运算方法的第一流程图；

图2为本申请实施例提供的一种哈希加解密运算方法的第二流程图；

图3为本申请实施例提供的一种哈希加解密运算系统的结构示意图；

图4为本申请实施例提供的一种哈希加解密运算设备的结构示意图；

图5为本申请实施例提供的一种哈希加解密运算设备的另一结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在云计算时代，越来越多的应用场景中，使用哈希(hash)算法来进行加解密。然而，现有的哈希应用场景中，使用CPU(Central Processing Unit，中央处理器)来运行哈希算法，占用了大量的CPU或运算资源，且运算效率较低。本申请提供的一种哈希加解密运算方法可以提高应用哈希算法的运算效率。

请参阅图1，图1为本申请实施例提供的一种哈希加解密运算方法的第一流程图。

本申请实施例提供的一种哈希加解密运算方法，应用于CPU，可以包括以下步骤：

步骤S101：获取待处理数据。

实际应用中，CPU可已先获取待处理数据，待处理数据指的是进行哈希加解密运算的数据；其类型可以根据实际需要确定，比如待处理数据可以为进行哈希加密算法的明文信息，可以为进行哈希解密算法的密文信息等。

步骤S102：将待处理数据存储至与CPU连接的FPGA的缓存中。

实际应用中，CPU在获取待处理数据后，便可以将待处理数据存储至与CPU连接的FPGA(Field－Programmable Gate Array，现场可编程门阵列)中，从而使得FPGA可以在缓存中读取待处理数据。相应的，CPU可以直接将所有的待处理数据全部存储至FPGA的缓存中，这样可以避免CPU多次给FPGA传输数据，节省数据传输次数，使得FPGA可以连续对待处理数据进行哈希运算。

步骤S103：启动FPGA中与待处理数据对应的目标哈希运算程序，以使FPGA并行运行目标哈希运算程序对待处理数据进行处理得到处理结果。

实际应用中，CPU在将待处理数据存储至与CPU连接的FPGA的缓存中后，便可以启动FPGA中与待处理数据对应的目标哈希运算程序，目标哈希运算程序指的是对待处理数据进行哈希运算时所应用的程序，不难理解，待处理数据进行哈希运算的方式不同的话，其对应的哈希运算程序便不同；具体应用场景中，可以预先根据待处理数据所需的哈希算法的不同，编写不同的哈希运算程序，并将编写好的哈希运算程序存储在FPGA中，使得CPU可以根据需要在FPGA中选择相应的哈希运算程序对待处理数据进行处理。不难理解，CPU可以发送启动指令至FPGA来启动FPGA中的目标哈希运算程序等，相应的，FPGA可以并行运行目标哈希运算程序来对待处理数据进行处理。

具体应用场景中，为了提高哈希运算的运算效率，CPU可以借助多线程模式来调动FPGA进行哈希运算，则启动FPGA中与待处理数据对应的目标哈希运算程序的步骤可以具体为：通过多线程的方式启动FPGA中与待处理数据对应的目标哈希运算程序。具体的，一个线程可以对应FPGA中的一个哈希运算程序，也可以是一个线程对应FPGA中的一个哈希运算子程序，所有的哈希运算子程序共同配合实现哈希运算程序的功能；则启动FPGA中与待处理数据对应的目标哈希运算程序的步骤可以具体为：启动FPGA中与待处理数据对应的目标哈希运算程序，目标哈希运算程序包括预设数量的哈希运算子程序。

具体应用场景中，CPU在获取待处理数据之前，还可以在FPGA的DDR(Double DataRate，双倍速率)内存中创建缓存。此外，CPU在启动FPGA中与待处理数据对应的目标哈希运算程序之后，还可以读取缓存中存放的与待处理数据对应的处理结果。也即FPGA在得到处理结果之后，可以将处理结果存储在自身的缓存中，使得CPU可以在缓存中读取处理结果。

具体应用场景中，为了便于用户等确定运算进程，还可以在读取缓存中存放的与待处理数据对应的处理结果之后，发出提示信息。提示信息的类型可以根据实际需要确定，比如其可以为语音提示信息、文字提示信息、图像提示信息等。

本申请提供的一种哈希加解密运算方法，应用于CPU，获取待处理数据；将待处理数据存储至与CPU连接的FPGA的缓存中；启动FPGA中与待处理数据对应的目标哈希运算程序，以使FPGA并行运行目标哈希运算程序对待处理数据进行处理得到处理结果。本申请提供的一种哈希加解密运算方法，CPU将获取的待处理数据存储至自身连接的FPGA的缓存中，再启动FPGA中相应的目标哈希运算程序，从而使得FPGA并行运行目标哈希运算程序对待处理数据进行处理得到相应的处理结果，与现有的CPU只能串行对待处理数据进行哈希运算相比，可以提高运算效率。

请参阅图2，图2为本申请实施例提供的一种哈希加解密运算方法的第二流程图。

本申请实施例提供的一种哈希加解密运算方法，应用于FPGA，可以包括以下步骤：

步骤S201：在FPGA的缓存中读取待处理数据。

步骤S202：在与FPGA连接的CPU的控制下，启动自身与待处理数据对应的目标哈希运算程序。

步骤S203：并行运行目标哈希运算程序对待处理数据进行处理，得到相应的处理结果。

本申请还提供了一种哈希加解密运算系统，其具有本申请实施例提供的一种哈希加解密运算方法具有的对应效果。请参阅图3，图3为本申请实施例提供的一种哈希加解密运算系统的结构示意图。

本申请实施例提供的一种哈希加解密运算系统，应用于CPU，可以包括：

第一获取模块101，用于获取待处理数据；

第一存储模块102，用于将待处理数据存储至与CPU连接的FPGA的缓存中；

第一启动模块103，用于启动FPGA中与待处理数据对应的目标哈希运算程序，以使FPGA并行运行目标哈希运算程序对待处理数据进行处理得到处理结果。

本申请实施例提供的一种哈希加解密运算系统，应用于CPU，第一启动模块可以包括：

第一启动单元，用于通过多线程的方式启动FPGA中与待处理数据对应的目标哈希运算程序。

本申请实施例提供的一种哈希加解密运算系统，应用于CPU，还可以包括：

第一创建模块，用于在第一获取模块获取待处理数据之前，在FPGA的DDR内存中创建缓存。

本申请实施例提供的一种哈希加解密运算系统，应用于CPU，还可以包括：

第一读取模块，用于第一启动模块启动FPGA中与待处理数据对应的目标哈希运算程序之后，读取缓存中存放的与待处理数据对应的处理结果。

本申请实施例提供的一种哈希加解密运算系统，应用于CPU，还可以包括：

第一提示模块，用于第一读取模块读取缓存中存放的与待处理数据对应的处理结果之后，发出提示信息。

本申请实施例提供的一种哈希加解密运算系统，应用于CPU，第一启动模块可以包括：

第二启动单元，用于启动FPGA中与待处理数据对应的目标哈希运算程序，目标哈希运算程序包括预设数量的哈希运算子程序。

本申请实施例提供的一种哈希加解密运算系统，应用于FPGA，可以包括：

第二读取模块，用于在FPGA的缓存中读取待处理数据；

第二启动模块，用于在与FPGA连接的CPU的控制下，启动自身与待处理数据对应的目标哈希运算程序；

第一处理模块，用于并行运行目标哈希运算程序对待处理数据进行处理，得到相应的处理结果。

本申请还提供了一种哈希加解密运算设备及计算机可读存储介质，其均具有本申请实施例提供的一种哈希加解密运算方法具有的对应效果。请参阅图4，图4为本申请实施例提供的一种哈希加解密运算设备的结构示意图。

本申请实施例提供的一种哈希加解密运算设备，应用于CPU，包括存储器201和处理器202，存储器201中存储有存储计算机程序，处理器202执行存储器201中存储的计算机程序时实现如下步骤：

获取待处理数据；

将待处理数据存储至与CPU连接的FPGA的缓存中；

启动FPGA中与待处理数据对应的目标哈希运算程序，以使FPGA并行运行目标哈希运算程序对待处理数据进行处理得到处理结果。

本申请实施例提供的一种哈希加解密运算设备，应用于CPU，包括存储器201和处理器202，存储器201中存储有存储计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：通过多线程的方式启动FPGA中与待处理数据对应的目标哈希运算程序。

本申请实施例提供的一种哈希加解密运算设备，应用于CPU，包括存储器201和处理器202，存储器201中存储有存储计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：获取待处理数据之前，在FPGA的DDR内存中创建缓存。

本申请实施例提供的一种哈希加解密运算设备，应用于CPU，包括存储器201和处理器202，存储器201中存储有存储计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：启动FPGA中与待处理数据对应的目标哈希运算程序之后，读取缓存中存放的与待处理数据对应的处理结果。

本申请实施例提供的一种哈希加解密运算设备，应用于CPU，包括存储器201和处理器202，存储器201中存储有存储计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：读取缓存中存放的与待处理数据对应的处理结果之后，发出提示信息。

本申请实施例提供的一种哈希加解密运算设备，应用于CPU，包括存储器201和处理器202，存储器201中存储有存储计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：启动FPGA中与待处理数据对应的目标哈希运算程序，目标哈希运算程序包括预设数量的哈希运算子程序。

请参阅图5，本申请实施例提供的另一种哈希加解密运算设备中还可以包括：与处理器202连接的输入端口203，用于传输外界输入的命令至处理器202；与处理器202连接的显示单元204，用于显示处理器202的处理结果至外界；与处理器202连接的通信模块205，用于实现哈希加解密运算设备与外界的通信。显示单元204可以为显示面板、激光扫描使显示器等；通信模块205所采用的通信方式包括但不局限于移动高清链接技术(HML)、通用串行总线(USB)、高清多媒体接口(HDMI)、无线连接：无线保真技术(WiFi)、蓝牙通信技术、低功耗蓝牙通信技术、基于IEEE802.11s的通信技术。

本申请实施例提供的一种哈希加解密运算设备，应用于FPGA，包括存储器和处理器，存储器中存储有存储计算机程序，处理器执行存储器中存储的计算机程序时实现如下步骤：

在FPGA的缓存中读取待处理数据；

在与FPGA连接的CPU的控制下，启动自身与待处理数据对应的目标哈希运算程序；

并行运行目标哈希运算程序对待处理数据进行处理，得到相应的处理结果。

实际应用中，为了便于本申请所描述的哈希加解密运算方法的实施，可以可以采用OpenCL高级语言描述哈希运算程序，然后基于OpenCL高级语言描述的哈希运算程序生成在CPU上运行的主机端程序，以及面向FPGA的kernel程序；之后，采用GCC编译器对主机端程序进行编译，生成在CPU上执行的可执行程序文件；采用Altera SDK for OpenCL(AOC)高层及综合工具对Kernel程序文件进行编译综合，生成可在FPGA上运行的AOCX文件；最后，借助可执行程序文件和AOCX文件实施本申请所提供的哈希加解密运算方法。

本申请实施例提供的一种计算机可读存储介质，应用于CPU，计算机可读存储介质中存储有存储计算机程序，计算机程序被处理器执行时实现如下步骤：

获取待处理数据；

将待处理数据存储至与CPU连接的FPGA的缓存中；

启动FPGA中与待处理数据对应的目标哈希运算程序，以使FPGA并行运行目标哈希运算程序对待处理数据进行处理得到处理结果。

本申请实施例提供的一种计算机可读存储介质，应用于CPU，计算机可读存储介质中存储有存储计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：通过多线程的方式启动FPGA中与待处理数据对应的目标哈希运算程序。

本申请实施例提供的一种计算机可读存储介质，应用于CPU，计算机可读存储介质中存储有存储计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：获取待处理数据之前，在FPGA的DDR内存中创建缓存。

本申请实施例提供的一种计算机可读存储介质，应用于CPU，计算机可读存储介质中存储有存储计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：启动FPGA中与待处理数据对应的目标哈希运算程序之后，读取缓存中存放的与待处理数据对应的处理结果。

本申请实施例提供的一种计算机可读存储介质，应用于CPU，计算机可读存储介质中存储有存储计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：读取缓存中存放的与待处理数据对应的处理结果之后，发出提示信息。

本申请实施例提供的一种计算机可读存储介质，应用于CPU，计算机可读存储介质中存储有存储计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：启动FPGA中与待处理数据对应的目标哈希运算程序，目标哈希运算程序包括预设数量的哈希运算子程序。

本申请所涉及的计算机可读存储介质包括随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质。

本申请实施例提供的一种哈希加解密运算系统、设备及计算机可读存储介质中相关部分的说明请参见本申请实施例提供的一种哈希加解密运算方法中对应部分的详细说明，在此不再赘述。另外，本申请实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种哈希加解密运算方法，其特征在于，应用于CPU，包括：

获取待处理数据；

将所述待处理数据存储至与所述CPU连接的FPGA的缓存中；

启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，以使所述FPGA并行运行所述目标哈希运算程序对所述待处理数据进行处理得到处理结果。

2.根据权利要求1所述的方法，其特征在于，所述启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，包括：

通过多线程的方式启动所述FPGA中与所述待处理数据对应的目标哈希运算程序。

3.根据权利要求1所述的方法，其特征在于，所述获取待处理数据之前，还包括：

在所述FPGA的DDR内存中创建所述缓存。

4.根据权利要求3所述的方法，其特征在于，所述启动所述FPGA中与所述待处理数据对应的目标哈希运算程序之后，还包括：

读取所述缓存中存放的与所述待处理数据对应的所述处理结果。

5.根据权利要求4所述的方法，其特征在于，所述读取所述缓存中存放的与所述待处理数据对应的所述处理结果之后，还包括：

发出提示信息。

6.根据权利要求1所述的方法，其特征在于，所述启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，包括：

启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，所述目标哈希运算程序包括预设数量的哈希运算子程序。

7.一种哈希加解密运算系统，其特征在于，应用于CPU，包括：

第一获取模块，用于获取待处理数据；

第一存储模块，用于将所述待处理数据存储至与所述CPU连接的FPGA的缓存中；

第一启动模块，用于启动所述FPGA中与所述待处理数据对应的目标哈希运算程序，以使所述FPGA并行运行所述目标哈希运算程序对所述待处理数据进行处理得到处理结果。

8.一种哈希加解密运算设备，其特征在于，应用于CPU，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如权利要求1至6任一项所述哈希加解密运算方法的步骤。

9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述哈希加解密运算方法的步骤。

10.一种哈希加解密运算方法，其特征在于，应用于FPGA，包括：

在所述FPGA的缓存中读取待处理数据；

在与所述FPGA连接的CPU的控制下，启动自身与所述待处理数据对应的目标哈希运算程序；

并行运行所述目标哈希运算程序对所述待处理数据进行处理，得到相应的处理结果。