CN114460448A - 扫描测试电路、扫描测试方法及测试系统 - Google Patents

Abstract

本公开实施例提供一种扫描测试电路，包括一个输入引脚、N个时钟控制单元及2N个移位单元，N为正整数；输入引脚接收测试输入信号，并输出至2N个移位单元；第M个时钟控制单元接收第一时钟信号并输出至第2M‑1个移位单元；第2M‑1个移位单元根据第一时钟信号和测试输入信号输出第一测试输出信号，根据接收的第一待测电路发送的第一反馈信号，输出第一测试结果；第M个时钟控制单元根据第一时钟信号，生成与第一时钟信号互补的第二时钟信号并输出至耦接的第2M个移位单元；第2M个移位单元根据第二时钟信号和测试输入信号输出第二测试输出信号，根据接收的第二待测电路发送的第二反馈信号，输出第二测试结果。

Description

扫描测试电路、扫描测试方法及测试系统

技术领域

本公开实施例涉及电子技术领域，尤其涉及一种扫描测试电路、扫描测试方法及测试系统。

背景技术

集成电路集成了各种数字以及模拟元件，可能具有制造缺陷，例如短路、开路、材料缺陷以及受损的通孔等。这样的制造缺陷可能导致集成电路发生故障。因此，测试制造缺陷是很重要的。但是诸如处理器之类的集成电路设备的稳步减小的尺寸以及增长的密度和复杂度，已使得测试变得更加困难和昂贵。在扫描测试领域，存在扫描测试效率低的问题。

发明内容

根据本公开实施例的第一方面，提供了一种扫描测试电路，所述扫描测试电路包括一个输入引脚、N个时钟控制单元以及2N个移位单元，N为正整数；其中，

所述输入引脚，分别与所述2N个移位单元的输入端耦接，被配置为接收测试输入信号，并将所述测试输入信号输出至所述2N个移位单元；

第M个所述时钟控制单元的输出端，分别与第2M-1个所述移位单元的时钟输入端以及第2M个所述移位单元的时钟输入端耦接；其中，不同的所述时钟控制单元的输出端与不同的所述移位单元的时钟输入端耦接，M为小于或等于N的正整数；

第M个所述时钟控制单元，被配置为接收第一时钟信号，并将所述第一时钟信号输出至第2M-1个所述移位单元；

第2M-1个所述移位单元，被配置为根据接收的所述第一时钟信号和所述测试输入信号，输出第一测试输出信号；第2M-1个所述移位单元，还被配置为根据接收的第一待测电路发送的第一反馈信号，输出第一测试结果；其中，所述第一待测电路根据所述第一测试输出信号，产生所述第一反馈信号；

第M个所述时钟控制单元，还被配置为根据接收的所述第一时钟信号，生成与所述第一时钟信号互补的第二时钟信号，并将所述第二时钟信号输出至耦接的第2M个所述移位单元；

第2M个所述移位单元，被配置为根据接收的所述第二时钟信号和所述测试输入信号，输出第二测试输出信号；第2M个所述移位单元，还被配置为根据接收的第二待测电路发送的第二反馈信号，输出第二测试结果；其中，所述第二待测电路根据所述第二测试输出信号，产生所述第二反馈信号。

根据本公开实施例的第二方面，提供了一种扫描测试方法，所述方法包括：

接收第一时钟信号，并将所述第一时钟信号输出至耦接的一个移位单元；

生成与所述第一时钟信号互补的第二时钟信号，并将所述第二时钟信号输出至耦接的另一个所述移位单元；

接收测试输入信号；

根据接收的所述第一时钟信号和所述测试输入信号输出第一测试输出信号；

根据接收的第一待测电路发送的第一反馈信号，输出第一测试结果；其中，所述第一待测电路根据所述第一测试输出信号，产生所述第一反馈信号；

根据接收的所述第二时钟信号和所述测试输入信号输出第二测试输出信号；

根据接收的第二待测电路发送的第二反馈信号，输出第二测试结果；其中，所述第二待测电路根据所述第二测试输出信号，产生所述第二反馈信号。

根据本公开实施例的第三方面，提供了一种测试系统，包括：

如上述实施例所述的扫描测试电路；

存储器件，所述存储器件耦合至所述扫描测试电路；

测试设备，所述测试设备耦接所述扫描测试电路，被配置为提供测试输入信号和第一时钟信号至所述扫描测试电路，以实现对所述存储器件进行测试；其中，所述扫描测试电路执行一次扫描移位操作的时间记为一个扫描时钟周期，所述第一时钟信号的时钟周期为所述扫描时钟周期的2N倍。

本公开实施例提供了一种扫描测试电路，包括一个输入引脚、N个时钟控制单元及2N个移位单元，N为正整数。其中，第M个时钟控制单元接收第一时钟信号并输出至第2M-1个移位单元；第M个时钟控制单元还根据第一时钟信号，生成与第一时钟信号互补的第二时钟信号并输出至耦接的第2M个移位单元。本公开实施例中，不同移位单元连接至同一输入引脚，通过时钟控制单元得到互补的两个时钟信号分别输入到不同的两个移位单元，因此，相较于通过不同的输入引脚与不同的移位单元分别耦接，以为不同的移位单元提供测试输入信号，本公开实施例可以通过一个输入引脚为两个不同的移位单元提供测试输入信号，并且利用互补的第一时钟信号和第二时钟信号，使得第2M-1个和第2M个移位单元分别对该同一个输入引脚输入的信号进行捕获，从而减少需要的输入引脚数量。

此外，相较于一个输入引脚仅能提供测试输入信号至一个移位单元进行扫描测试，构成一条扫描通道，本公开实施例中一个输入引脚可以提供测试输入信号至多个移位单元进行扫描测试，构成多条扫描通道。因此，在相同数量芯片引脚的情况下，本公开实施例中用于进行扫描测试的扫描通道的数量显著增多。由于扫描通道的数量越多扫描质量越高，因此，本公开实施例可以显著提升扫描测试的质量。

附图说明

图1是根据一示例性实施例示出的一种扫描测试电路的电路结构示意图；

图2是图1中一种扫描测试电路的时序示意图；

图3是根据一示例性实施例示出的另一种扫描测试电路的框图；

图4a是根据一示例性实施例示出的另一种扫描测试电路的电路结构第一示意图；

图4b是根据一示例性实施例示出的另一种扫描测试电路的电路结构第二示意图；

图5是图4a中另一种扫描测试电路的时序示意图；

图6是图4b中另一种扫描测试电路的时序示意图；

图7是根据一示例性实施例示出的一种扫描测试方法的流程示意图。

具体实施方式

下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

图1是根据一示例性实施例示出的一种扫描测试电路的电路结构示意图。参照图1所示，扫描测试电路包括：2个输入引脚，记为IN1和IN2；2个输出引脚，记为OUT1和OUT2；1个扫描时钟输入端，记为SCAN_CLK；1个使能输入端，记为SCAN_EN；2个触发器，记为D1和D2；以及4个扫描寄存器，依次记为F0、F1、F2和F3；其中，

触发器D1的扫描输入端SD耦接输入引脚IN1，触发器D1的输出端Q耦接扫描寄存器F0的扫描输入端SD，扫描寄存器F0的输出端Q耦接扫描寄存器F1的扫描输入端SD，扫描寄存器F1的输出端Q耦接输出引脚OUT1，组合逻辑单元CL分别耦接扫描寄存器F1的扫描输入端SD、扫描寄存器F1的数据输入端D、扫描寄存器F0的输出端Q和扫描寄存器F1的输出端Q。

触发器D2的扫描输入端SD耦接输入引脚IN2，触发器D2的输出端Q耦接扫描寄存器F2的扫描输入端SD，扫描寄存器F2的输出端Q耦接扫描寄存器F3的扫描输入端SD，扫描寄存器F3的输出端Q耦接输出引脚OUT2。需要说明的是，还具有另一组合逻辑单元(图1未示出)分别耦接扫描寄存器F3的扫描输入端SD、扫描寄存器F3的数据输入端D、扫描寄存器F2的输出端Q和扫描寄存器F3的输出端Q。

扫描时钟输入端SCAN_CLK分别耦接每个触发器和每个扫描寄存器的时钟端CLK，使能输入端SCAN_EN分别耦接每个触发器和每个扫描寄存器的使能端SE。

具体地，输入引脚IN1和输出引脚OUT1之间具有一条扫描链，输入引脚IN2和输出引脚OUT2之间具有另一条扫描链。因此，图1中所构成的扫描链数量为2。其中，每条扫描链的第一级扫描单元(即触发器D1或触发器D2)接收扫描时钟输入端SCAN_CLK输入的时钟信号，并在该时钟信号的上升沿，触发器D1接收输入引脚IN1输入的数据，触发器D2接收输入引脚IN2输入的数据。

图2是根据一示例性实施例示出的一种扫描测试电路的时序示意图。为了将4个扫描寄存器F0、F1、F2、F3在移位(shift)时赋值为4位二进制值1001，扫描时钟输入端SCAN_CLK以及2个输入引脚IN1和IN2的输入信号的波形示意图如图2所示。

具体地，在扫描时钟输入端SCAN_CLK输入时钟信号的上升沿对2个输入引脚IN1和IN2的输入信号捕获数据，其中，2个输入引脚IN1和IN2的输入信号在一个时钟周期(例如T0、T1、T2或T3等)内其值保持不变，上升沿为从逻辑低电平(例如0)切换为逻辑高电平(例如1)的过程。上述在扫描时钟输入端SCAN_CLK输入信号的上升沿捕获数据的过程需要满足“建立保持时间检查(Setup/Hold Time Check)”条件，“建立保持时间检查”条件包括建立时间(Setup Time)条件、保持时间(Hold Time)条件、建立检查(Setup Check)条件以及保持检查(Hold Check)条件。

“建立保持时间检查”条件是用于检查扫描测试电路中的时序路径是否存在建立时间违例、保持时间违例、建立检查违例以及保持检查违例中的一项或者多项。

针对建立时间(Setup Time)条件，是指在寄存器的时钟端的时钟信号的上升沿到来之前，此时寄存器的数据端输入的数据信号需要保持稳定的最短时间。可以在考虑芯片功耗和面积情况下设定预设建立时间为1ns。例如，建立时间违例包括：扫描测试电路中的时序路径中器件的建立时间少于1ns。

针对保持时间(Hold Time)条件，是指在时钟端的时钟信号的上升沿到来之后，数据端的数据信号继续维持稳定的最短时间。可以在考虑芯片功耗和面积情况下设定预设建立时间为2ns。例如，保持时间违例包括：扫描测试电路中的时序路径中器件的保持时间少于2ns。

针对建立检查(Setup Check)条件，例如建立检查违例包括在寄存器1传输数据至寄存器2时，两个寄存器之间数据传输路径太长，数据就可能侵入寄存器2的建立时间(Setup Time)，导致寄存器2无法准确锁存数据。建立检查(Setup Check)条件要求数据传输不能太慢。

针对保持检查(Hold Check)条件，例如保持检查违例包括在寄存器1传输数据至寄存器2时，两个寄存器之间数据传输路径太短，数据就会在很短时间内到达寄存器2的数据端，此时寄存器2可能还正在锁存上一个数据，数据侵入了寄存器2的保持时间(HoldTime)，导致寄存器2对上一个数据无法准确锁存。保持检查(Hold Check)条件要求数据传输不能太快。这里，“建立保持时间检查”条件的违例为示例性说明，需要根据实际电路中时序路径的具体情况进行判断。

对于扫描时钟输入端SCAN_CLK输入时钟信号的上升沿后的半段波形(图2中所示“useless”)，在该半段波形的时长满足上述“建立保持时间检查”条件的前提下，该半段波形的时长可以缩短，从而可以降低扫描时钟输入端SCAN_CLK输入时钟信号的时钟周期，减少测试时间。

由于测试机台ATE输出最快速度的限制，以及受扫描模式移位功率等因素限制，扫描时钟输入端SCAN_CLK输入时钟信号的时钟周期往往在测试机台进行扫描测试时需要放慢。因此，扫描时钟输入端SCAN_CLK输入时钟信号的上升沿后的半段波形(图2中所示“useless”)并未执行对输入引脚IN1和IN2的输入信号捕获数据，存在浪费情形。

举例如下，在扫描时钟输入端SCAN_CLK输入时钟信号的上升沿对2个输入引脚IN1和IN2的输入信号捕获数据，该时钟信号满足“建立保持时间检查”条件的时钟周期可以为10ns。

扫描时钟输入端SCAN_CLK输入时钟信号的频率可以为100MHz，但这个时钟信号频率对测试机台ATE来说是非常快的，另外，因扫描模式移位功率以及探测卡(Probe Card)等因素，最终测试机台ATE基本上无法实现输出频率为100MHz的时钟信号，测试机台ATE需要降速。例如，测试机台ATE最终输出频率为25MHz的时钟信号，即扫描时钟输入端SCAN_CLK输入时钟信号的时钟周期为40ns。

在扫描时钟输入端SCAN_CLK输入时钟信号的上升沿后的半段波形(图2中所示“useless”)，该半段波形的时钟周期为40ns至10ns，该半段波形的时钟周期30ns为设计时加入的冗余。因此，为了降低扫描时钟输入端SCAN_CLK输入时钟信号的时钟周期进而减少测试时间，本公开针对以上“useless”区域进行改善。

这里，可以采用可测试性设计(Design for Test，DFT)技术对芯片中的组合逻辑单元进行测试。在可测试性设计技术中，扫描测试是一种通过基于输入扫描模式数据(scanpattern data)验证输出数据来测试逻辑电路的测试技术。可基于扫描测试来识别组合逻辑单元的故障，例如卡死故障、过渡延迟故障等。

在可测试性设计的扫描测试领域，扫描链是测试芯片逻辑电路常用技术，其扫描输入通道与扫描输出通道所构成的扫描链的最大数量往往受限于芯片本身可以用作扫描测试的通用型输入输出管脚(GPIO PAD)数量。为了提高扫描测试质量，在设计时应当尽可能增加扫描链的数量。

有鉴于此，本公开实施例提供另一种扫描测试电路。

图3是根据一示例性实施例示出的另一种扫描测试电路的框图。参照图3所示，扫描测试电路包括一个输入引脚100、N个时钟控制单元200以及2N个移位单元300，N为正整数；其中，

输入引脚100，分别与2N个移位单元300的输入端耦接，被配置为接收测试输入信号，并将测试输入信号输出至2N个移位单元300；

第M个时钟控制单元200的输出端，分别与第2M-1个移位单元300的时钟输入端以及第2M个移位单元300的时钟输入端耦接；其中，不同的时钟控制单元200的输出端与不同的移位单元300的时钟输入端耦接，M为小于或等于N的正整数；

第M个时钟控制单元200，被配置为接收第一时钟信号，并将第一时钟信号输出至第2M-1个移位单元300；

第2M-1个移位单元300，被配置为根据接收的第一时钟信号和测试输入信号，输出第一测试输出信号；第2M-1个移位单元300，还被配置为根据接收的第一待测电路发送的第一反馈信号，输出第一测试结果；其中，第一待测电路根据第一测试输出信号，产生第一反馈信号；

第M个时钟控制单元200，还被配置为根据接收的第一时钟信号，生成与第一时钟信号互补的第二时钟信号，并将第二时钟信号输出至耦接的第2M个移位单元300；

第2M个移位单元300，被配置为根据接收的第二时钟信号和测试输入信号，输出第二测试输出信号；第2M个移位单元300，还被配置为根据接收的第二待测电路发送的第二反馈信号，输出第二测试结果；其中，第二待测电路根据第二测试输出信号，产生第二反馈信号。

参照图3和图4a，以N＝1进行说明。然而，本公开并不限于此。

如图3所示电路架构，第1个移位单元和第2个移位单元的输入端均耦接同一个输入引脚100，接收测试输入信号。第1个移位单元和第2个移位单元可以构成扫描测试电路的两组扫描链。时钟控制单元200可以接收第一时钟信号并输出至第1个移位单元；时钟控制单元还根据第一时钟信号，生成与第一时钟信号互补的第二时钟信号并输出至耦接的第2个移位单元。

下面将参照图4a和图5说明移位单元具体运行的原理。

例如，针对大型片上系统芯片(System-on-Chip，SOC)，假设扫描时钟输入端PAD_SCAN_CLK输入的第一时钟信号满足建立保持时间的最小时钟周期为10ns，测试机台ATE输出的时钟信号的时钟周期为20ns，即50MHz。

这里，可用L表示一个时钟周期内的L个阶段，将测试机台ATE输入的第一时钟信号的一个时钟周期可分解为L个阶段，其中，L大于等于2。

具体地，根据图4a所示电路架构，可将第一时钟信号的一个时钟周期(例如图5中T0)分为L＝2个阶段，即阶段1和阶段2。在一个时钟周期各阶段中，若在第一时钟信号的上升沿或者下降沿需对输入引脚PAD_SCAN_IN1输入的测试输入信号进行捕获数据时，需满足“建立保持时间检查”条件，因此，一个时钟周期中每一阶段的时间长度至少为10ns。

测试机台ATE输出的第一时钟信号的时钟周期为20ns，各阶段的时钟周期为10ns，可以将第一时钟信号的一个时钟周期分为2个阶段，如图5所示，时钟周期T0分为阶段1和阶段2，阶段1和阶段2的时钟周期为10ns。同理类推，若测试机台ATE输出的第一时钟信号的时钟周期为40ns，则时钟周期T0可以分为4个阶段。

具体地，如图5所示，在一个时钟周期T0内，对于阶段1，第1个移位单元在第一时钟信号的上升沿时对测试输入信号进行捕获数据。对于阶段2，在第一时钟信号的下降沿，无论测试输入信号作如何变化，由于第1个移位单元没有上升沿触发，不会对第1个移位单元造成影响。

通过时钟控制单元200得到互补的两个时钟信号分别输入到不同的两个移位单元，即第2个移位单元接收第二时钟信号。对于第2个移位单元，在第二时钟信号的上升沿时对测试输入信号进行捕获数据，即第2个移位单元在第一时钟信号的下降沿时触发。因此，在阶段1时，无论测试输入信号作如何变化，由于第2个移位单元没有下降沿触发，不会对第2个移位单元有任何影响。

为实现如图4a一个输入引脚PAD_SCAN_IN1连接两个移位单元的输入端，同时输入测试输入信号的电路架构，本公开实施例可以通过一个输入引脚为两个移位单元提供测试输入信号，并且利用互补的第一时钟信号和第二时钟信号，使得第1个和第2个移位单元分别对该同一个输入引脚输入的信号进行捕获，从而减少需要的输入引脚的数量。即在阶段1时第1个移位单元在第一时钟信号的上升沿对测试输入信号进行捕获数据，在阶段2时为第2个移位单元在第一时钟信号的下降沿对测试输入信号进行捕获数据。

相关技术中，可再次参照图1，通常不同的移位单元耦接不同的输入引脚。例如，第1个移位单元耦接一输入引脚IN1，且第2个移位单元耦接不同于输入引脚IN1的另一输入引脚IN2。在图1示出架构的基础上，如果需要增加测试链数量，则需要增加输入引脚、移位单元以及输出引脚的数量，进而会造成成本的增加。具体地，每增加两条测试链，输入引脚、移位单元和输出引脚的数量均需要增加两个。

利用本公开实施例提供的技术方案，可通过1个时钟控制单元得到互补的两个时钟信号分别输入到第1个移位单元和第2个移位单元，此时，第1个移位单元和第2个移位单元可以连接至同一输入引脚IN1。现有的输入引脚IN2可以复用为用于构成扫描输出通道的引脚，或者作为其他用途引脚，本公开实施例提供的技术方案与现有技术的兼容性强。

进一步地，在图1示出的架构的基础上，如果需要增加两条测试链，则仅需要增加两个移位单元和两个输出引脚，并可利用现有的输入引脚IN2与增设的移位单元以及输出引脚构成扫描链，相较于现有技术，有利于减少引脚数量。

参照图3和图4b，以N＝2进行说明。

如图4b所示电路架构，第1个移位单元、第2个移位单元、第3个移位单元以及第4个移位单元的输入端均耦接同一个输入引脚PAD_SCAN_IN1，接收测试输入信号。一个输入引脚PAD_SCAN_IN1可以与四条扫描链连接。

此时，需要多个扫描时钟，实现在一个时钟周期内不同阶段用不同的时钟上升沿或者下降沿同时对两个不同移位单元输入测试输入信号。

具体地，第1个时钟控制单元可以接收第一时钟信号并输出至第1个移位单元；第1个时钟控制单元还根据第一时钟信号，生成与第一时钟信号互补的第二时钟信号并输出至耦接的第2个移位单元。

第2个时钟控制单元可以接收第三时钟信号并输出至第3个移位单元；第2个时钟控制单元还根据第三时钟信号，生成与第三时钟信号互补的第四时钟信号并输出至耦接的第4个移位单元。

相关技术中，在现有4个移位单元构成的扫描测试电路架构的基础上，通常不同的移位单元耦接不同的输入引脚。例如，第1个移位单元耦接一输入引脚IN1，第2个移位单元耦接另一输入引脚IN2，第3个移位单元耦接另一输入引脚IN3，且第4个移位单元耦接另一输入引脚IN4。在现有4个移位单元构成的扫描测试电路架构的基础上，如果需要增加测试链数量，则需要增加输入引脚、移位单元以及输出引脚的数量，进而会造成成本的增加。具体地，每增加两条测试链，输入引脚、移位单元和输出引脚的数量均需要增加两个。

利用本公开实施例提供的技术方案，可通过第1个时钟控制单元得到互补的两个时钟信号分别输入到第1个移位单元和第2个移位单元，且通过第2个时钟控制单元得到互补的两个时钟信号分别输入到第3个移位单元和第4个移位单元，此时，第1个移位单元、第2个移位单元、第3个移位单元和第4个移位单元可以连接至同一输入引脚IN1。现有的输入引脚IN2、输入引脚IN3和输入引脚IN4可以复用为用于构成扫描输出通道的引脚，或者作为其他用途引脚，本公开实施例提供的技术方案与现有技术的兼容性强。

进一步地，在现有4个移位单元构成的扫描测试电路架构的基础上，如果需要增加两条测试链，则仅需要增加两个移位单元和两个输出引脚，并可利用现有的输入引脚IN2(或输入引脚IN3，或输入引脚IN4)与增设的移位单元以及输出引脚构成扫描链，相较于现有技术，有利于减少引脚数量。

N＝2时各移位单元运行的原理可以参照上述N＝1时的分析，此处不再赘述。

各移位单元300接收测试输入信号进行扫描测试时的移位操作在下述实施例中具体分析。

本公开实施例中，针对非对称扫描通道的测试电路结构，即扫描输入通道的数量不等于扫描输出通道的数量。此时，可将扫描输入通道利用率提升L倍。针对对称扫描通道的测试电路结构，即扫描输入通道的数量等于扫描输出通道的数量，对其输入引脚和输出引脚进行重新组合，可将扫描链的数量提升(L-1)/(L+1)倍，其中，L大于等于2。

本公开实施例提供的扫描测试电路的电路架构可广泛应用于通过电子设计自动化(Electronic Design Automation，EDA)等软件使用的DFT扫描测试电路架构。本公开实施例在不增加设计负担情况下，尽可能提高扫描测试质量。比如，对于SOC芯片，原本扫描链的数量为30组，若采用本公开L＝2的扫描测试电路架构，则可提高扫描链的数量为40组。若采用本公开L＝4扫描测试电路架构，则可提高扫描链的数量为48组。扫描链的数量增多效果十分明显，从而可以提高扫描测试质量。另外对于低引脚计数芯片也可以采用本公开实施例提供的扫描测试电路的电路架构，本公开实施例扫描测试电路的减少了用于扫描测试的输入引脚，有效地节约了芯片引脚的数量。

本公开实施例中，不同移位单元连接至同一输入引脚，通过时钟控制单元得到互补的两个时钟信号分别输入到不同的两个移位单元，因此，相较于通过不同的输入引脚与不同的移位单元耦接，以为不同的移位单元提供测试输入信号，本公开实施例可以通过一个输入引脚为两个移位单元提供测试输入信号，并且利用互补的第一时钟信号和第二时钟信号，使得第2M-1和第2M个移位单元分别对该同一个输入引脚输入的信号进行捕获，从而减少需要的输入引脚数量。

此外，相较于一个输入引脚仅能提供测试输入信号至一个移位单元进行扫描测试，构成一条扫描通道，本公开实施例中一个输入引脚可以提供测试输入信号至多个移位单元进行扫描测试，构成多条扫描通道。因此，在相同数量芯片引脚的情况下，本公开实施例中用于进行扫描测试的扫描通道的数量显著增多。由于扫描通道的数量越多扫描质量越高，因此，本公开实施例可以显著提升扫描测试的质量。

在一实施例中，参照图4a，时钟控制单元200包括：时钟输入引脚PAD_SCAN_CLK和反相器201；其中，

时钟输入引脚PAD_SCAN_CLK，被配置为接收第一时钟信号，并将第一时钟信号输出至第2M-1个移位单元的时钟输入端；

反相器201，与时钟输入引脚PAD_SCAN_CLK耦接，被配置为根据接收的第一时钟信号，生成第二时钟信号，并将第二时钟信号输出至第2M个移位单元的时钟输入端。

具体地，N＝1时，参照图4a，通过时钟输入引脚PAD_SCAN_CLK将第一时钟信号输入至第1个移位单元。第一时钟信号还经反相器201后输出第二时钟信号至第2个移位单元。在不同时钟沿对同一测试输入信号在一个时钟周期的不同阶段进行数据捕获，可以实现一个输入引脚PAD_SCAN_IN1耦接多个移位单元，从而减少用于扫描输入的输入引脚的数量。

具体地，N＝2时，参照图4b，通过第一时钟输入引脚PAD_SCAN_CLK1将第一时钟信号输入至第1个移位单元。第一时钟信号还经反相器201输出第二时钟信号至第2个移位单元。通过第二时钟输入引脚PAD_SCAN_CLK2将第三时钟信号输入至第3个移位单元。第三时钟信号还经反相器201后输出第四时钟信号至第4个移位单元。

参照图6，在一个时钟周期T0内，对于阶段1，第1个移位单元(图4b中D1、F0和F1组成)在第一时钟信号的上升沿时对测试输入信号进行捕获数据。对于阶段4，在第一时钟信号的下降沿，无论测试输入信号作如何变化，由于第1个移位单元没有上升沿触发，不会对第1个移位单元造成影响。

对于阶段4，第4个移位单元(图4b中D4、F6和F7组成)，在第二时钟信号的上升沿时对测试输入信号进行捕获数据，即第4个移位单元在第一时钟信号的下降沿时触发。因此，在阶段1时，无论测试输入信号作如何变化，由于第4个移位单元没有下降沿触发，不会对第4个移位单元有任何影响。

对于阶段2，第2个移位单元(图4b中D2、F2和F3组成)在第三时钟信号的上升沿时对测试输入信号进行捕获数据。对于阶段3，在第三时钟信号的下降沿，无论测试输入信号作如何变化，由于第2个移位单元没有上升沿触发，不会对第2个移位单元造成影响。

对于阶段3，第3个移位单元(图4b中D3、F4和F5组成)，在第四时钟信号的上升沿时对测试输入信号进行捕获数据，即第3个移位单元在第三时钟信号的下降沿时触发。因此，在阶段2时，无论测试输入信号作如何变化，由于第3个移位单元没有下降沿触发，不会对第3个移位单元有任何影响。

这里，本公开实施例以反相器201进行说明。然而，本公开并不限于此，还可以通过其他电路实现生成与第一时钟信号互补的第二时钟信号。

本公开实施例中，不同移位单元连接至同一输入引脚，通过时钟控制单元中的反相器得到互补的两个时钟信号分别输入到不同的两个移位单元。因此，实现在一个时钟周期的不同阶段用不同的时钟沿分别对两个不同移位单元输入测试输入信号，用于扫描测试。并且，仅通过增设反相器的方式来实现时钟控制单元的上述作用，可以减少扫描测试电路在SOC芯片上的占用面积并且节约成本。

在一实施例中，扫描测试电路还包括使能输入引脚PAD_SCAN_EN；其中，

使能输入引脚PAD_SCAN_EN，分别与移位单元的使能输入端SE耦接，被配置将使能输入信号传输至移位单元；

移位单元，被配置为在接收的使能输入信号为第一信号值时，接收扫描输入端SD输入的测试输入信号，根据测试输入信号执行扫描测试模式；

移位单元，还被配置在接收的使能输入信号为第二信号值时，接收数据输入端D输入的逻辑输入信号，根据逻辑输入信号执行逻辑功能模式；其中，第二信号值不同于第一信号值。

本公开实施例中，移位单元可以包括使能输入端SE、扫描输入端SD、数据输入端D、时钟输入端CLK以及输出端Q。移位单元可以根据使能输入端SE和时钟输入端CLK输入的信号选择性地存储数据输入端D或扫描输入端SD输入的数据，并可输出存储的数据作为输出端Q输出数据。

这里，移位单元可以执行扫描测试模式和逻辑功能模式两种运行模式。第一信号值为高电平，第二信号值为低电平。

具体地，扫描测试模式是指移位单元基于使能输入端SE输入的高电平的使能输入信号，在时钟输入端CLK输入的时钟信号的上升沿(或下降沿)存储扫描输入端SD输入的数据，并输出存储的数据作为输出端Q输出数据。

逻辑功能模式是指移位单元基于使能输入端SE输入的低电平的使能输入信号，在时钟输入端CLK输入的时钟信号的上升沿(或下降沿)存储数据输入端D输入的数据，并输出存储的数据作为输出端Q输出数据。

本公开实施例中，移位单元可以执行扫描测试模式和逻辑功能模式两种运行模式。在无需进行扫描测试时，移位单元可以执行逻辑功能模式用以实现移位单元自身的逻辑功能，从而提高了扫描测试电路在不进行扫描测试期间的利用率。

在一实施例中，移位单元包括触发器和P个扫描寄存器；其中，P为正整数；

在P大于1时，触发器，耦接第1个扫描寄存器的扫描输入端，被配置为根据接收的测试输入信号，生成第一移位信号或第二移位信号并输出至第1个扫描寄存器；

第1个扫描寄存器的输出端，耦接第P个扫描寄存器的扫描输入端，第P个扫描寄存器的输出端耦接测试输出引脚；

P个扫描寄存器，被配置为根据第一移位信号，生成第一测试输出信号；或者，P个扫描寄存器，被配置为根据第二移位信号，生成第二测试输出信号；

第P个扫描寄存器，被配置为根据接收的第一反馈信号，输出第一测试结果；或者，第P个扫描寄存器，被配置为根据接收的第二反馈信号，输出第二测试结果；

在P等于1时，触发器，耦接扫描寄存器的扫描输入端，被配置为根据接收的测试输入信号，生成第一移位信号或第二移位信号并输出至扫描寄存器；

扫描寄存器的输出端耦接测试输出引脚；

扫描寄存器，被配置为根据第一移位信号，生成第一测试输出信号；或者，扫描寄存器，被配置为根据第二移位信号，生成第二测试输出信号；扫描寄存器，还被配置为根据接收的第一反馈信号，输出第一测试结果；或者，扫描寄存器，被配置为根据接收的第二反馈信号，输出第二测试结果。

在P大于1时，移位单元包括触发器和P个扫描寄存器，第一待测电路包括至少一个组合逻辑单元CL，组合逻辑单元CL为扫描测试的被测对象。其中，组合逻辑单元CL耦接在第P个扫描寄存器和第P-1个扫描寄存器之间。

具体地，P＝2时，参照图4a或图4b，第1个移位单元包括触发器D1、扫描寄存器F0以及扫描寄存器F1。基于使能输入端SE输入的高电平的使能输入信号，使触发器D1、扫描寄存器F0以及扫描寄存器F1处于串行移位(shift)状态，在该串行移位状态下，测试输入信号被以串行移位方式预置到扫描寄存器F0和扫描寄存器F1中。其中，测试输入信号为根据被测对象的特征及故障模型得出，代表了向被测对象的设定地址写入测试向量时对地址线、数据线和控制线所需的赋值。

本实施例以在串行移位状态时赋值四位二进制值1001进行说明，即测试输入信号为测试向量1001。测试向量1001分别并行输入至第1个移位单元和第2个移位单元，测试向量10在第1移位单元中串行移位，测试向量01在第2个移位单元中串行移位，最终第1移位单元中扫描寄存器F0以及扫描寄存器F1并行输出第一测试输出信号至耦接的组合逻辑单元CL。第2移位单元中扫描寄存器F2以及扫描寄存器F3并行输出第二测试输出信号至耦接的组合逻辑单元CL。

参照图4a和图5对第1个移位单元的移位操作进行说明。具体地，第1个移位单元串行移位测试向量10。在时钟周期T0，触发器D1根据测试输入信号存储0，此时第1个移位单元输出序列为0XX。并且触发器D1生成移位信号0输出至扫描寄存器F0。

在时钟周期T1，触发器D1根据测试输入信号存储1，扫描寄存器F0接收到移位信号0并存储，此时第1个移位单元输出序列为10X。并且，扫描寄存器F0将存储的移位信号0输出至扫描寄存器F1，触发器D1生成移位信号1并输出至扫描寄存器F0。

在时钟周期T2，触发器D1根据测试输入信号存储0，扫描寄存器F0接收到移位信号1并存储，扫描寄存器F1接收到扫描寄存器F0的移位信号0并存储，此时第1个移位单元输出序列为010。

在时钟周期T3，第1个移位单元处于并行输出阶段，其中，扫描寄存器F0和扫描寄存器F1并行输出第一测试输出信号即测试向量10至组合逻辑单元CL进行扫描测试。扫描寄存器F1接收组合逻辑单元CL基于测试向量10输出的第一反馈信号，根据接收的第一反馈信号，输出第一测试结果。

这里，通过测试机台ATE进行扫描测试项目是否通过的判定。通过测试输出引脚PAD_SCAN_OUT1输出第一测试结果至测试机台ATE，测试机台ATE将第一测试结果与输入的测试向量10进行比较，根据比较结果确定该测试向量对应的测试项目是否通过。

这里，第2个移位单元移位运行的原理可以参照上述第1个移位单元的分析，此处不再赘述。

在P等于1时，移位单元包括触发器和扫描寄存器，第一待测电路包括至少一个组合逻辑单元CL，组合逻辑单元CL可以为扫描测试的被测对象。其中，组合逻辑单元CL耦接在触发器和扫描寄存器之间。

P＝1时移位单元运行的原理可以参照上述P＝2时第1个移位单元的分析，此处不再赘述。

本公开实施例中，可以通过一个输入引脚为两个不同的移位单元提供测试输入信号，并且利用互补的第一时钟信号和第二时钟信号，使得第2M-1个和第2M个移位单元分别对该同一个输入引脚输入的信号进行捕获，从而减少需要的输入引脚数量。

此外，相较于一个输入引脚仅能提供测试输入信号至一个移位单元进行扫描测试，构成一条扫描通道，本公开实施例中一个输入引脚可以提供测试输入信号至多个移位单元进行扫描测试，构成多条扫描通道。因此，在相同数量芯片引脚的情况下，本公开实施例中用于进行扫描测试的扫描通道的数量显著增多。由于扫描通道的数量越多扫描质量越高，因此，本公开实施例可以显著提升扫描测试的质量。

在一实施例中，第2M-1个移位单元中的触发器，具体被配置为在使能输入信号为第一信号值，且在第一时钟信号的上升沿，对测试输入信号进行串行移位操作，生成第一移位信号并输出至耦接的P个扫描寄存器；

第P个扫描寄存器，具体被配置为在使能输入信号为第一信号值时，且在第一时钟信号的上升沿，根据接收的第一移位信号输出第一测试输出信号；

第P个扫描寄存器，具体还被配置为根据接收的第一反馈信号，输出第一测试结果。

参照图4a和图5，第1个移位单元串行移位测试向量10。在时钟周期T0，触发器D1在使能输入信号为高电平，且在第一时钟信号的上升沿，根据测试输入信号存储0，此时第1个移位单元输出序列为0XX。并且触发器D1生成移位信号0输出至扫描寄存器F0。

在时钟周期T1，触发器D1在使能输入信号为高电平，且在第一时钟信号的上升沿，根据测试输入信号存储1，扫描寄存器F0在使能输入信号为高电平，且在第一时钟信号的上升沿，接收到移位信号0并存储，此时第1个移位单元输出序列为10X。并且，扫描寄存器F0将存储的移位信号0输出至扫描寄存器F1，触发器D1生成移位信号1并输出至扫描寄存器F0。

在时钟周期T2，触发器D1在使能输入信号为高电平，且在第一时钟信号的上升沿，根据测试输入信号存储0，扫描寄存器F0在使能输入信号为高电平，且在第一时钟信号的上升沿，接收到移位信号1并存储，扫描寄存器F1在使能输入信号为高电平，且在第一时钟信号的上升沿，接收到扫描寄存器F0的移位信号0并存储，此时第1个移位单元输出序列为010。

在时钟周期T3，第1个移位单元处于并行输出阶段，扫描寄存器F0和扫描寄存器F1在使能输入信号为低电平时，并行输出第一测试输出信号即测试向量10至组合逻辑单元CL进行扫描测试。扫描寄存器F1接收组合逻辑单元CL基于测试向量10输出的第一反馈信号，根据接收的第一反馈信号，输出第一测试结果。

这里，通过测试输出引脚PAD_SCAN_OUT1输出第一测试结果至测试机台ATE，测试机台ATE将第一测试结果与输入的测试向量10进行比较，根据比较结果确定该测试向量对应的测试项目是否通过。

本公开实施例中，不同移位单元连接至同一输入引脚，通过时钟控制单元得到互补的两个时钟信号分别输入到不同的两个移位单元。第1个移位单元中触发器可以在第一时钟信号的的上升沿进行串行移位操作，实现对组合逻辑单元的扫描测试。

在一实施例中，第2M个移位单元中的触发器，具体被配置为在使能输入信号为第一信号值，且在第二时钟信号的上升沿，对测试输入信号进行串行移位操作，生成第二移位信号并输出至耦接的P个扫描寄存器；

第P个扫描寄存器，具体被配置为在使能输入信号为第一信号值，且在第一时钟信号的上升沿，根据接收的第二移位信号输出第二测试输出信号；

第P个扫描寄存器，具体还被配置为根据接收的第二反馈信号，输出第二测试结果。

参照图4a和图5，第2个移位单元串行移位测试向量01。在时钟周期T0，触发器D2在使能输入信号为高电平，且在第二时钟信号的上升沿即在第一时钟信号的下降沿，根据测试输入信号存储1，此时第2个移位单元输出序列为1XX。并且触发器D2生成移位信号1输出至扫描寄存器F2。

在时钟周期T1，触发器D2在使能输入信号为高电平，且在第二时钟信号的上升沿即在第一时钟信号的下降沿，根据测试输入信号存储0，扫描寄存器F2在使能输入信号为高电平，且在第一时钟信号的上升沿，接收到移位信号1并存储，此时第2个移位单元输出序列为01X。并且，扫描寄存器F2将存储的移位信号1输出至扫描寄存器F3，触发器D2生成移位信号0并输出至扫描寄存器F2。

在时钟周期T2，触发器D2在使能输入信号为高电平，且在第二时钟信号的上升沿即在第一时钟信号的下降沿，根据测试输入信号存储1，扫描寄存器F2在使能输入信号为高电平，且在第一时钟信号的上升沿，接收到移位信号0并存储，扫描寄存器F3在使能输入信号为高电平，且在第一时钟信号的上升沿，接收到扫描寄存器F2的移位信号1并存储，此时第2个移位单元输出序列为101。

在时钟周期T3，第2个移位单元处于并行输出阶段，扫描寄存器F2和扫描寄存器F3在使能输入信号为低电平时，并行输出第二测试输出信号即测试向量01至组合逻辑单元进行扫描测试。扫描寄存器F3接收组合逻辑单元基于测试向量01输出的第二反馈信号，根据接收的第二反馈信号，输出第二测试结果。

这里，通过测试输出引脚PAD_SCAN_OUT2输出第二测试结果至测试机台ATE，测试机台ATE将第二测试结果与输入的测试向量01进行比较，根据比较结果确定该测试向量对应的测试项目是否通过。

本公开实施例中，第2个移位单元中触发器可以在第二时钟信号的上升沿即在第一时钟信号的下降沿进行串行移位操作，实现对组合逻辑单元的扫描测试。本公开实施例可以通过一个输入引脚为两个不同的移位单元提供测试输入信号，并且利用互补的第一时钟信号和第二时钟信号，使得第2M-1个和第2M个移位单元分别对该同一个输入引脚输入的信号进行捕获，从而减少需要的输入引脚数量。此外，相较于一个输入引脚仅能提供测试输入信号至一个移位单元进行扫描测试，构成一条扫描通道，本公开实施例中一个输入引脚可以提供测试输入信号至多个移位单元进行扫描测试，构成多条扫描通道。因此，在相同数量芯片引脚的情况下，本公开实施例中用于进行扫描测试的扫描通道的数量显著增多。由于扫描通道的数量越多扫描质量越高，因此，本公开实施例可以显著提升扫描测试的质量。

图7是根据一示例性实施例示出的一种扫描测试方法的流程示意图。参照图7所示，该方法包括：

S100：接收第一时钟信号，并将所述第一时钟信号输出至耦接的一个移位单元；

S200：生成与所述第一时钟信号互补的第二时钟信号，并将所述第二时钟信号输出至耦接的另一个所述移位单元；

S300：接收测试输入信号；

S400：根据接收的所述第一时钟信号和所述测试输入信号输出第一测试输出信号；

S500：根据接收的第一待测电路发送的第一反馈信号，输出第一测试结果；其中，所述第一待测电路根据所述第一测试输出信号，产生所述第一反馈信号；

S600：根据接收的所述第二时钟信号和所述测试输入信号输出第二测试输出信号；

S700：根据接收的第二待测电路发送的第二反馈信号，输出第二测试结果；其中，所述第二待测电路根据所述第二测试输出信号，产生所述第二反馈信号。

本公开实施例中，不同移位单元连接至同一输入引脚，通过时钟控制单元得到互补的两个时钟信号分别输入到不同的两个移位单元。

这里，可以用L表示一个时钟周期内的L个阶段，将输入的第一时钟信号的一个时钟周期可以分解为L个阶段，其中，L大于等于2。

具体地，根据图4a所示电路架构可将第一时钟信号的一个时钟周期(例如图5中T0)分为L＝2个阶段，即阶段1和阶段2。在一个时钟周期各阶段中，若在第一时钟信号的上升沿或者下降沿需对输入的测试输入信号进行捕获数据时，需满足“建立保持时间检查”条件，因此，一个时钟周期中每一阶段的时间长度至少为10ns。

测试机台输出的第一时钟信号的时钟周期为20ns，各阶段的时钟周期为10ns，可以将第一时钟信号的一个时钟周期分为2个阶段，如图5所示，时钟周期T0分为阶段1和阶段2，阶段1和阶段2的时钟周期为10ns。同理类推，若测试机台ATE输出的第一时钟信号的时钟周期为40ns，则时钟周期T0可以分为4个阶段。

具体地，在一个时钟周期T0内，对于阶段1，第1个移位单元在第一时钟信号的上升沿时对测试输入信号进行捕获数据。对于阶段2，在第一时钟信号的下降沿，无论测试输入信号作如何变化，由于第1个移位单元没有上升沿触发，不会对第1个移位单元造成影响。

通过时钟控制单元200得到互补的两个时钟信号分别输入到不同的两个移位单元，即第2个移位单元接收第二时钟信号。对于第2个移位单元，在第二时钟信号的上升沿时对测试输入信号进行捕获数据，即第2个移位单元在第一时钟信号的下降沿时触发。因此，在阶段1时，无论测试输入信号作如何变化，由于第2个移位单元没有下降沿触发，不会对第2个移位单元有任何影响。

本公开实施例实现一个输入引脚连接两个移位单元的输入端，同时输入测试输入信号的电路架构，从而减少用于扫描输入的输入引脚的数量。即在阶段1时第1个移位单元在第一时钟信号的上升沿对测试输入信号进行捕获数据，在阶段2时第2个移位单元在第一时钟信号的下降沿对测试输入信号进行捕获数据。

相关技术中，可再次参照图1，通常不同的移位单元耦接不同的输入引脚。例如，第1个移位单元耦接一输入引脚IN1，且第2个移位单元耦接不同于输入引脚IN1的另一输入引脚IN2。在图1示出架构的基础上，如果需要增加测试链数量，则需要增加输入引脚、移位单元以及输出引脚的数量，进而会造成成本的增加。具体地，每增加两条测试链，输入引脚、移位单元和输出引脚的数量均需要增加两个。

利用本公开实施例提供的技术方案，可通过1个时钟控制单元得到互补的两个时钟信号分别输入到第1个移位单元和第2个移位单元，此时，第1个移位单元和第2个移位单元可以连接至同一输入引脚IN1。现有的输入引脚IN2可以复用为用于构成扫描输出通道的引脚，或者作为其他用途引脚，本公开实施例提供的技术方案与现有技术的兼容性强。

进一步地，在图1示出的架构的基础上，如果需要增加两条测试链，则仅需要增加两个移位单元和两个输出引脚，并可利用现有的输入引脚IN2与增设的移位单元以及输出引脚构成扫描链，相较于现有技术，有利于减少引脚数量。本公开实施例中，针对非对称扫描通道的测试电路结构，即扫描输入通道的数量不等于扫描输出通道的数量。此时，可将扫描输入通道利用率提升L倍。针对对称扫描通道的测试电路结构，即扫描输入通道的数量等于扫描输出通道的数量，对其输入引脚和输出引脚进行重新组合，可将扫描链的数量提升(L-1)/(L+1)倍，其中，L大于等于2。

本公开实施例提供的扫描测试电路的电路架构可广泛应用于通过EDA等软件使用的DFT扫描测试电路架构。本公开实施例在不增加设计负担情况下，尽可能提高扫描测试质量。比如，对于SOC芯片，原本扫描链的数量为30组，若采用本公开L＝2的扫描测试电路架构，则可提高扫描链的数量为40组。若采用本公开L＝4扫描测试电路架构，则可提高扫描链的数量为48组。扫描链的数量提高效果十分明显，从而可以提高扫描测试质量。另外对于低引脚计数芯片也可以采用本公开实施例提供的扫描测试电路的电路架构，本公开实施例扫描测试电路的减少了用于扫描测试的输入引脚，有效地节约了芯片引脚的数量。

因此，相较于通过不同的输入引脚与不同的移位单元耦接，以为不同的移位单元提供测试输入信号，本公开实施例可以通过一个输入引脚为两个移位单元提供测试输入信号，并且利用互补的第一时钟信号和第二时钟信号，使得第2M-1和第2M个移位单元分别对该同一个输入引脚输入的信号进行捕获，从而减少需要的输入引脚数量。此外，相较于一个输入引脚仅能提供测试输入信号至一个移位单元进行扫描测试，构成一条扫描通道，本公开实施例中一个输入引脚可以提供测试输入信号至多个移位单元进行扫描测试，构成多条扫描通道。因此，在相同数量芯片引脚的情况下，本公开实施例中用于进行扫描测试的扫描通道的数量显著增多。由于扫描通道的数量越多扫描质量越高，本公开实施例可以显著提升扫描测试的质量。

在一些实施例中，上述方法还包括

接收使能输入信号；

在所述使能输入信号为第一信号值，且在所述第一时钟信号的上升沿，对所述测试输入信号进行串行移位操作，生成第一移位信号；

在所述使能输入信号为第一信号值，且在所述第一时钟信号的上升沿，根据所述第一移位信号输出第一测试输出信号。

本公开实施例中，移位单元可以包括使能输入端、扫描输入端、数据输入端、时钟输入端以及输出端。移位单元可以根据使能输入端和时钟输入端输入的信号选择性地存储数据输入端或扫描输入端输入的数据，并可输出存储的数据作为输出端输出数据。

这里，移位单元可以执行扫描测试模式和逻辑功能模式两种运行模式。第一信号值为高电平，第二信号值为低电平。

具体地，扫描测试模式是指移位单元基于使能输入端输入的高电平的使能输入信号，在时钟输入端输入的时钟信号的上升沿(或下降沿)存储扫描输入端输入的数据，并输出存储的数据作为输出端输出数据。

逻辑功能模式是指移位单元基于使能输入端输入的低电平的使能输入信号，在时钟输入端输入的时钟信号的上升沿(或下降沿)存储数据输入端输入的数据，并输出存储的数据作为输出端输出数据。

本公开实施例中，移位单元可以执行扫描测试模式和逻辑功能模式两种运行模式。在无需进行扫描测试时，移位单元可以执行逻辑功能模式用以实现移位单元自身的逻辑功能，从而提高了扫描测试电路在不进行扫描测试期间的利用率。

本公开实施例中，不同移位单元连接至同一输入引脚，通过时钟控制单元得到互补的两个时钟信号分别输入到不同的两个移位单元。第1个移位单元可以在第一时钟信号的的上升沿进行串行移位操作，实现对组合逻辑单元的扫描测试。

在一些实施例中，上述方法还包括在所述使能输入信号为第一信号值，且在所述第二时钟信号的上升沿，对所述测试输入信号进行串行移位操作，生成第二移位信号；

在所述使能输入信号为第一信号值，且在所述第一时钟信号的上升沿，根据所述第二移位信号输出第二测试输出信号。

本公开实施例中，不同移位单元连接至同一输入引脚，通过时钟控制单元得到互补的两个时钟信号分别输入到不同的两个移位单元。第2个移位单元可以在第二时钟信号的上升沿即在第一时钟信号的下降沿进行串行移位操作，实现对组合逻辑单元的扫描测试。

本公开实施例还提出一种测试系统，包括：

如上述实施例所述的扫描测试电路；

存储器件，所述存储器件耦合至所述扫描测试电路；

测试设备，所述测试设备耦接所述扫描测试电路，被配置为提供测试输入信号和第一时钟信号至所述扫描测试电路，以实现对所述存储器件进行测试；其中，所述扫描测试电路执行一次扫描移位操作的时间记为一个扫描时钟周期，所述第一时钟信号的时钟周期为所述扫描时钟周期的2N倍。

这里，可以用L表示一个时钟周期内的L个阶段，将输入的第一时钟信号的一个时钟周期可以分解为L个阶段，其中，L大于等于2。具体地，根据图4a所示电路架构可将第一时钟信号的一个时钟周期(例如图5中T0)分为L＝2个阶段，即阶段1和阶段2。在一个时钟周期各阶段中，若在第一时钟信号的上升沿或者下降沿需对输入的测试输入信号进行捕获数据时，需满足“建立保持时间检查”条件，因此，一个时钟周期中每一阶段的时间长度至少为10ns。

第一时钟信号的时钟周期可以为图5中T0，一个扫描时钟周期可以为阶段1的时钟周期。测试机台输出的第一时钟信号的时钟周期为20ns，各阶段的扫描时钟周期为10ns，可以将第一时钟信号的一个时钟周期分为2个阶段，如图5所示，时钟周期T0分为阶段1和阶段2，阶段1和阶段2的时钟周期为10ns。第一时钟信号的时钟周期为扫描时钟周期的2倍。

同理类推，若测试设备输出的第一时钟信号的时钟周期为40ns，则时钟周期T0可以分为4个阶段。第一时钟信号的时钟周期为扫描时钟周期的4倍。

应理解，说明书通篇中提到的“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”或“在另一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦接、或直接耦接、或通信连接可以是通过一些接口，设备或单元的间接耦接或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。另外，在本公开各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (10)

1.一种扫描测试电路，其特征在于，所述扫描测试电路包括一个输入引脚、N个时钟控制单元以及2N个移位单元，N为正整数；其中，

所述输入引脚，分别与所述2N个移位单元的输入端耦接，被配置为接收测试输入信号，并将所述测试输入信号输出至所述2N个移位单元；

第M个所述时钟控制单元的输出端，分别与第2M-1个所述移位单元的时钟输入端以及第2M个所述移位单元的时钟输入端耦接；其中，不同的所述时钟控制单元的输出端与不同的所述移位单元的时钟输入端耦接，M为小于或等于N的正整数；

第M个所述时钟控制单元，被配置为接收第一时钟信号，并将所述第一时钟信号输出至第2M-1个所述移位单元；

第2M-1个所述移位单元，被配置为根据接收的所述第一时钟信号和所述测试输入信号，输出第一测试输出信号；第2M-1个所述移位单元，还被配置为根据接收的第一待测电路发送的第一反馈信号，输出第一测试结果；其中，所述第一待测电路根据所述第一测试输出信号，产生所述第一反馈信号；

第M个所述时钟控制单元，还被配置为根据接收的所述第一时钟信号，生成与所述第一时钟信号互补的第二时钟信号，并将所述第二时钟信号输出至耦接的第2M个所述移位单元；

第2M个所述移位单元，被配置为根据接收的所述第二时钟信号和所述测试输入信号，输出第二测试输出信号；第2M个所述移位单元，还被配置为根据接收的第二待测电路发送的第二反馈信号，输出第二测试结果；其中，所述第二待测电路根据所述第二测试输出信号，产生所述第二反馈信号。

2.根据权利要求1所述的扫描测试电路，其特征在于，所述时钟控制单元包括：时钟输入引脚和反相器；其中，

所述时钟输入引脚，被配置为接收第一时钟信号，并将所述第一时钟信号输出至所述第2M-1个所述移位单元的时钟输入端；

所述反相器，与所述时钟输入引脚耦接，被配置为根据接收的所述第一时钟信号，生成所述第二时钟信号，并将所述第二时钟信号输出至所述第2M个所述移位单元的时钟输入端。

3.根据权利要求1所述的扫描测试电路，其特征在于，所述扫描测试电路还包括使能输入引脚；其中，

所述使能输入引脚，分别与所述移位单元的使能输入端耦接，被配置将使能输入信号传输至所述移位单元；

所述移位单元，被配置为在接收的所述使能输入信号为第一信号值时，接收扫描输入端输入的所述测试输入信号，根据所述测试输入信号执行扫描测试模式；

所述移位单元，还被配置在接收的所述使能输入信号为第二信号值时，接收数据输入端输入的逻辑输入信号，根据所述逻辑输入信号执行逻辑功能模式；其中，所述第二信号值不同于所述第一信号值。

4.根据权利要求1所述的扫描测试电路，其特征在于，所述移位单元包括触发器和P个扫描寄存器；其中，P为正整数；

在P大于1时，所述触发器，耦接第1个所述扫描寄存器的扫描输入端，被配置为根据接收的所述测试输入信号，生成第一移位信号或第二移位信号并输出至第1个所述扫描寄存器；

第1个所述扫描寄存器的输出端，耦接第P个所述扫描寄存器的扫描输入端，第P个所述扫描寄存器的输出端耦接测试输出引脚；

所述P个扫描寄存器，被配置为根据所述第一移位信号，生成所述第一测试输出信号；或者，所述P个扫描寄存器，被配置为根据所述第二移位信号，生成所述第二测试输出信号；

第P个所述扫描寄存器，被配置为根据接收的所述第一反馈信号，输出所述第一测试结果；或者，第P个所述扫描寄存器，被配置为根据接收的所述第二反馈信号，输出所述第二测试结果；

在P等于1时，所述触发器，耦接所述扫描寄存器的扫描输入端，被配置为根据接收的所述测试输入信号，生成第一移位信号或第二移位信号并输出至所述扫描寄存器；

所述扫描寄存器的输出端耦接测试输出引脚；

所述扫描寄存器，被配置为根据所述第一移位信号，生成第一测试输出信号；或者，所述扫描寄存器，被配置为根据所述第二移位信号，生成所述第二测试输出信号；所述扫描寄存器，还被配置为根据接收的所述第一反馈信号，输出所述第一测试结果；或者，所述扫描寄存器，被配置为根据接收的所述第二反馈信号，输出所述第二测试结果。

5.根据权利要求4所述的扫描测试电路，其特征在于，

所述第2M-1个所述移位单元中的触发器，具体被配置为在使能输入信号为第一信号值，且在所述第一时钟信号的上升沿，对所述测试输入信号进行串行移位操作，生成所述第一移位信号并输出至耦接的所述P个扫描寄存器；

第P个所述扫描寄存器，具体被配置为在所述使能输入信号为第一信号值时，且在所述第一时钟信号的上升沿，根据接收的所述第一移位信号输出第一测试输出信号；

第P个所述扫描寄存器，具体还被配置为根据接收的所述第一反馈信号，输出所述第一测试结果。

6.根据权利要求5所述的扫描测试电路，其特征在于，

第2M个所述移位单元中的触发器，具体被配置为在所述使能输入信号为第一信号值，且在所述第二时钟信号的上升沿，对所述测试输入信号进行串行移位操作，生成所述第二移位信号并输出至耦接的所述P个扫描寄存器；

第P个所述扫描寄存器，具体被配置为在所述使能输入信号为第一信号值，且在所述第一时钟信号的上升沿，根据接收的所述第二移位信号输出第二测试输出信号；

第P个所述扫描寄存器，具体还被配置为根据接收的所述第二反馈信号，输出所述第二测试结果。

7.一种扫描测试方法，其特征在于，所述方法包括：

接收第一时钟信号，并将所述第一时钟信号输出至耦接的一个移位单元；

生成与所述第一时钟信号互补的第二时钟信号，并将所述第二时钟信号输出至耦接的另一个所述移位单元；

接收测试输入信号；

根据接收的所述第一时钟信号和所述测试输入信号输出第一测试输出信号；

根据接收的第一待测电路发送的第一反馈信号，输出第一测试结果；其中，所述第一待测电路根据所述第一测试输出信号，产生所述第一反馈信号；

根据接收的所述第二时钟信号和所述测试输入信号输出第二测试输出信号；

根据接收的第二待测电路发送的第二反馈信号，输出第二测试结果；其中，所述第二待测电路根据所述第二测试输出信号，产生所述第二反馈信号。

8.根据权利要求7所述的方法，其特征在于，所述方法还包括：

接收使能输入信号；

在所述使能输入信号为第一信号值，且在所述第一时钟信号的上升沿，对所述测试输入信号进行串行移位操作，生成第一移位信号；

在所述使能输入信号为第一信号值，且在所述第一时钟信号的上升沿，根据所述第一移位信号输出第一测试输出信号。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

在所述使能输入信号为第一信号值，且在所述第二时钟信号的上升沿，对所述测试输入信号进行串行移位操作，生成第二移位信号；

在所述使能输入信号为第一信号值，且在所述第一时钟信号的上升沿，根据所述第二移位信号输出第二测试输出信号。

10.一种测试系统，其特征在于，包括：

如权利要求1至7中任一项所述的扫描测试电路；

存储器件，所述存储器件耦合至所述扫描测试电路；

测试设备，所述测试设备耦接所述扫描测试电路，被配置为提供测试输入信号和第一时钟信号至所述扫描测试电路，以实现对所述存储器件进行测试；其中，所述扫描测试电路执行一次扫描移位操作的时间记为一个扫描时钟周期，所述第一时钟信号的时钟周期为所述扫描时钟周期的2N倍。

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