CN114448387B - 阻抗匹配的调节的方法及阻抗匹配电路 - Google Patents
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Abstract
本申请提出一种阻抗匹配的调节的方法及阻抗匹配电路，该方法包括：获取阻抗匹配电路的负载阻抗和源阻抗；根据负载阻抗计算得到输入阻抗；若输入阻抗的电阻值与源阻抗的电阻值的第一差值的绝对值超过第一预设值，和/或，输入阻抗的电抗值与源阻抗的电抗值的第二差值的绝对值超过第二预设值，则输出调节信号以调节阻抗匹配电路中电容和电感接入的数量，使第一差值的绝对值不超过第一预设值且第二差值的绝对值不超过第二预设值。本申请通过计算得到需要接入的电容和电感的数量，并据此来改变阻抗匹配网络中实际电感和电容的接入进而实现阻抗匹配，通过改变电容和电感的接入数量快速精确地实现了电容和电感的可变以及解决了阻抗匹配问题。
Description
技术领域
本申请涉及电子电器技术领域，尤其涉及一种阻抗匹配的调节的方法及阻抗匹配电路。
背景技术
射频系统在实际应用中，经常会遇到电路级联间阻抗匹配失调的问题，导致信号和能量的传输受到严重的影响，因此阻抗的最优匹配是射频系统中必不可少的工作。现有阻抗匹配器通常改变匹配网络中电感或电容来实现阻抗匹配，一般采用可变电容器和可变电感器，可变电容器和可变电感器可由步进电机来调节，从而实现匹配网络中电容值或者电感值的改变来实现阻抗匹配。
可变电容器由一系列真空等电介质隔开的平行金属板构成，可变电容器里的金属板可以改变电容的值，但是因此需要的空间巨大，且可变电容器价格昂贵。
可变电感器是通过改变螺丝构造的铁氧体磁珠位置，从而可改变电感值，但是可变电感器控制较为困难，且精度无法保证。
上述可变电容器需要步进电机来实现电容值的改变，因此需要高精度的步进电机，其本身的加工精度高，造价昂贵，同时为了实现步进电机的精准定位，达到阻抗匹配，一般对步进电机进行细分驱动控制，但这种控制技术实现较为困难。
发明内容
为了解决现有技术中为了实现阻抗匹配改变电容和电感困难且可变电感和可变电容价格昂贵的技术问题。本申请提供了一种阻抗匹配的调节的方法及阻抗匹配电路，其主要目的在于通过计算得到需要接入的电容和电感的数量，并据此来改变阻抗匹配网络中实际电感和电容的接入进而实现阻抗匹配，通过改变电容和电感的接入数量快速精确地实现了电容和电感的可变以及解决了阻抗匹配问题，且节省空间和成本。
为实现上述目的，本申请提供了一种阻抗匹配的调节方法，应用于阻抗匹配电路中的控制电路，该方法包括：
获取阻抗匹配电路的负载阻抗和源阻抗；
根据负载阻抗计算得到输入阻抗；
若输入阻抗的电阻值与源阻抗的电阻值的第一差值的绝对值超过第一预设值，和/或，输入阻抗的电抗值与源阻抗的电抗值的第二差值的绝对值超过第二预设值，则输出调节信号以调节阻抗匹配电路中电容和电感接入的数量，使第一差值的绝对值不超过第一预设值且第二差值的绝对值不超过第二预设值。
此外，为实现上述目的，本申请还提供了一种阻抗匹配电路，该阻抗匹配电路包括电源电路、阻抗匹配网络及对应的驱动电路、控制电路、负载电路和负载阻抗检测电路；
电源电路用于为阻抗匹配电路提供电源；
负载阻抗检测电路，用于通过检测得到负载电路的负载阻抗；
控制电路与负载阻抗检测电路连接，用于获取负载阻抗，根据负载阻抗计算得到输入阻抗；
控制电路，还用于若输入阻抗的电阻值与源阻抗的电阻值的第一差值的绝对值超过第一预设值，和/或，输入阻抗的电抗值与源阻抗的电抗值的第二差值的绝对值超过第二预设值，则向驱动电路输出调节信号；
驱动电路分别与控制电路和阻抗匹配网络连接，用于根据调节信号调节阻抗匹配电路中电容和电感接入的数量，使第一差值的绝对值不超过第一预设值且第二差值的绝对值不超过第二预设值。
为实现上述目的，本申请还提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机可读指令，处理器执行计算机可读指令时执行如前面任一项的阻抗匹配的调节方法的步骤。
为实现上述目的，本申请还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机可读指令，计算机可读指令被处理器执行时，使得处理器执行如前面任一项的阻抗匹配的调节方法的步骤。
本申请提出的阻抗匹配的调节的方法及阻抗匹配电路，本申请通过计算得到需要接入的电容和电感的数量，并据此来改变阻抗匹配网络中实际电感和电容的接入进而实现阻抗匹配，通过改变电容和电感的接入数量快速精确地实现了电容和电感的可变以及解决了阻抗匹配问题。可以缩小阻抗匹配的体积，降低成本，同时方便实现阻抗匹配电路中的阻抗匹配。
附图说明
图1为本申请一实施例中阻抗匹配的调节方法的流程示意图；
图2为本申请一实施例中阻抗匹配电路的结构框图；
图3为本申请另一实施例中阻抗匹配电路的结构框图；
图4为本申请一实施例中阻抗匹配网络的结构框图；
图5为本申请一实施例中串联臂和并联臂的电路图；
图6为本申请一实施例中驱动电路的电路图。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
图1为本申请一实施例中阻抗匹配的调节方法的流程示意图。参考图1，以该方法应用在图2的阻抗匹配电路中的控制电路为例进行说明。该阻抗匹配的调节方法包括以下步骤S100-S300。
S100：获取阻抗匹配电路的负载阻抗和源阻抗。
具体地，本实施例的执行主体为控制电路，控制电路包括中央处理器，中央处理器可选的包括但不限于单片机、DSP、FPGA等。
阻抗匹配电路的负载阻抗可以通过阻抗匹配电路的负载阻抗检测电路检测得到，然后由负载阻抗检测电路将得到的负载阻抗传输给控制电路。
源阻抗Zs一般为特征阻抗(例如如50Ω、75Ω等不局限于此)，是一个已知值。
负载阻抗ZL的组成关系如式(1)所示：
ZL＝RL+jXL (1)
S200：根据负载阻抗计算得到输入阻抗。
具体地，负载阻抗ZL和阻抗匹配网络的输入阻抗Zin之间的关系表达式如式(2)所示：
根据获取到的负载阻抗以及阻抗匹配电路中阻抗匹配网络的电感的总电感值L总和电容的总电容值C总可以计算得到输入阻抗Zin。
S300：若输入阻抗的电阻值与源阻抗的电阻值的第一差值的绝对值超过第一预设值，和/或，输入阻抗的电抗值与源阻抗的电抗值的第二差值的绝对值超过第二预设值，则输出调节信号以调节阻抗匹配电路中电容和电感接入的数量，使第一差值的绝对值不超过第一预设值且第二差值的绝对值不超过第二预设值。
具体地，控制电路分别将输入阻抗的电阻值与源阻抗的电阻值的第一差值的绝对值与第一预设值进行大小比较，将输入阻抗的电抗值与源阻抗的电抗值的第二差值的绝对值与第二预设值进行大小比较。当存在第一差值的绝对值超过第一预设值、第二差值的绝对值超过第二预设值中至少一个情况时，则根据负载阻抗ZL、已知的源阻抗Zs、第一约束关系式和第二约束关系式计算得到阻抗匹配网络中电感的电感值L总的第一取值范围和电容的电容值C总的第二取值范围。其中，第一约束关系式为第一差值的绝对值与第一预设值的关系式，第二约束关系式为第二差值的绝对值与第二预设值的关系式。
控制电路根据得到的电感的电感值的第一取值范围以及阻抗匹配网络中已有电感的电感取值的分布来确定或改变阻抗匹配网络的电感接入的数量，并生成调节信号中第一调节信号，通过第一调节信号来调节阻抗匹配电路的阻抗匹配网络中的电感的实际接入，进而改变阻抗匹配网络中电感值。
控制电路根据得到的电容的电容值的第二取值范围以及阻抗匹配网络中已有电容的电容取值的分布来确定或改变阻抗匹配网络的电容接入的数量，并生成调节信号中第二调节信号，通过第二调节信号来调节阻抗匹配电路的阻抗匹配网络中的电容的实际接入，进而改变阻抗匹配网络中电容值。
本实施例改变电容的接入可以实现阻抗匹配网络的电容可变，改变电感的接入可以阻抗匹配网络的电感可变。
在一个实施例中，阻抗匹配电路还包括阻抗匹配网络和电源电路；
阻抗匹配网络包括组数为第一数量的电感组和组数为第二数量的电容组；
每组电感组包括对应第三数量的电感，且电感之间串联；
每组电容组包括对应第四数量的电容，且电容之间串联；
第二数量的电容组串联成并联臂后与负载电路并联；
第一数量的电感组串联成串联臂后分别与并联臂和负载电路串联；
电源电路与串联臂、并联臂形成第一回路；
电源电路与串联臂、负载电路形成第二回路。
具体地，图2为本申请一实施例中阻抗匹配电路的结构框图；参考图2，控制电路10将第一调节信号传输给驱动电路40，由驱动电路40来改变阻抗匹配网络30中电感的实际接入，进而改变阻抗匹配网络30中电感值；控制电路10件第二调节信号传输给驱动电路40，由驱动电路40来调节阻抗匹配网络30中的电容的实际接入，进而改变阻抗匹配网络中电容值。其中，控制电路10输出的调节信号Vctr包括了第一调节信号Vctr1和第二调节信号Vctr2。
其中，阻抗匹配网络30包括了串联臂31和并联臂32。图3为本申请另一实施例中阻抗匹配电路的结构框图；参考图3，并联臂32包括了第二数量的电容组，且每个电容组包括对应第四数量的电容，且电容组中的电容之间串联；电容组之间串联，且电容组所包含的电容数量可以相等也可以不等。串联臂31包括了第一数量的电感组，且每个电感组包括对应第三数量的电感，且电感组中的电感之间串联，电感组之间也是串联的，且电感组所包含的电感数量可以相等也可以不等。
电源电路50、串联臂31、并联臂32组成第一回路；电源电路50、串联臂31、负载电路20组成第二回路。
在一个实施例中，阻抗匹配电路还包括阻抗匹配网络对应的驱动电路；
步骤S300中输出调节信号以调节阻抗匹配电路中电容和电感接入的数量，包括：向驱动电路输出调节信号，使驱动电路根据调节信号调节串联臂中电感接入的数量和并联臂中电容接入的数量。
具体地，控制电路10将调节信号Vctr传输给驱动电路40，由驱动电路40根据调节信号Vctr中的第一调节信号Vctr1控制串联臂31中电感的接入数量，以及根据第二调节信号Vctr2控制并联臂32中电容的接入数量。
驱动电路40具体通过短路的方式使电感或电容不接入电路中，通过开路的方式使电感或电容接入电路中。
在一个实施例中，负载阻抗为负载电路所对应的阻抗，驱动电路包括多个开关管驱动电路，并联臂上的电容和串联臂上的电感均连接有对应的开关管驱动电路；
负载阻抗ZL的组成关系为：ZL＝RL+jXL (1)；
负载阻抗对应的负载电路与并联的并联臂的组成关系为：
其中，
C总＝C1+C2+C3+...Cm，Cb＝C1+C2+C3+...Cj，m为电容组的组数第二数量，Cb为任意一组电容组，b的取值为1-m任意一个值，j为每组电容组所包含的电容的第四数量；
根据调节信号中的第一调节信号控制与并联臂上的电容对应的开关管驱动电路的通断使得以下第一约束关系式成立：
其中P为第一预设值；
根据调节信号中的第二调节信号控制与串联臂上的电感对应的开关管驱动电路的通断使得以下第二约束关系式成立：
其中Q为第二预设值，L总＝L1+L2+L3+...Ln，La＝L1+L2+L3+...Li，n为电感组的组数第一数量，La为任意一组电感组，a的取值为1-n任意一个值，i为每组电感组所包含的电感的第三数量。
具体地，第一预设值P为输入阻抗与源阻抗的最大允许电阻差值；控制电路10中的中央处理器输出调节信号Vctr，根据调节信号中的第二调节信号Vctr2控制并联臂32上每一组中与电容并联的开关管的通断使上述第一约束关系成立。第二预设值Q为输入阻抗与源阻抗的最大允许电抗差值；控制电路10中的中央处理器输出调节信号Vctr，根据调节信号中的第一调节信号Vctr1控制串联臂31上每一组中与电感并联的开关管的通断使上述第一约束关系式和第二约束关系都成立。
图2为本申请一实施例中阻抗匹配电路的结构框图；参考图2，该阻抗匹配电路包括电源电路50、阻抗匹配网络30及对应的驱动电路40、控制电路10、负载电路20和负载阻抗检测电路60；
电源电路50用于为阻抗匹配电路提供电源；
负载阻抗检测电路60，用于通过检测得到负载电路20的负载阻抗；
控制电路10与负载阻抗检测电路60连接，用于获取负载阻抗，根据负载阻抗计算得到输入阻抗；
控制电路10，还用于若输入阻抗的电阻值与源阻抗的电阻值的第一差值的绝对值超过第一预设值，和/或，输入阻抗的电抗值与源阻抗的电抗值的第二差值的绝对值超过第二预设值，则向驱动电路40输出调节信号；
驱动电路40分别与控制电路10和阻抗匹配网络30连接，用于根据调节信号调节阻抗匹配网络30中电容和电感接入的数量，使第一差值的绝对值不超过第一预设值且第二差值的绝对值不超过第二预设值。
图3为本申请另一实施例中阻抗匹配电路的结构框图，图4为本申请一实施例中阻抗匹配网络的结构框图，参考图3和图4，阻抗匹配网络30包括组数为第一数量的电感组310和组数为第二数量的电容组320；
每组电感组310包括对应第三数量的电感，且电感之间串联；
每组电容组320包括对应第四数量的电容，且电容之间串联；
第二数量的电容组320串联成并联臂32后与负载电路20并联；
第一数量的电感组310串联成串联臂31后分别与并联臂32和负载电路20串联；
电源电路50与串联臂31、并联臂32形成第一回路；
电源电路50与串联臂31、负载电路20形成第二回路。
具体地，电源电路50的第一端与串联臂31的一端连接，串联臂32的另一端分别与并联臂32的一端、负载电路20的一端连接。电源电路50的第二端分别与并联臂32的另一端和负载电路20的另一端连接。
在一个实施例中，驱动电路40包括多个开关管驱动电路，每个电感和电容分别与一个开关管驱动电路的开关管并联；
开关管驱动电路用于根据调节信号控制对应的开关管的通断，使在开关管关断时与开关管并联的电容或电感接入电路，在开关管导通时与开关管并联的电容或电感短路。
具体地，每个开关管驱动电路包括对应的开关管，开关管与对应的电感或电容并联，当开关管断开时并联的电容或电感接入到电路中，当开关管闭合即导通时，并联的电容或电感被短路相当于被从电路中移除。根据此原理实现了电容和电感的接入或移除，进而改变阻抗匹配网络中电感接入数量、分布以及电感值和电容接入数量、分布以及电容值。
本实施例通过中央处理器计算并输出调节信号调节与电容并联的开关管的通断使得输入阻抗Zin和源阻抗ZS的电阻差值在预设范围内；通过中央处理器计算并输出调节信号调节与电感并联的开关管的通断使得输入阻抗Zin和源阻抗ZS的电抗差值在预设范围内。
在一个实施例中，对第一数量的电感组的总电感值进行排序，得到的第一排序结果中总电感值逐次递增或逐次递减；
对第二数量的电容组的总电容值进行排序，得到的第二排序结果中总电容值逐次递增或逐次递减。
具体地，逐次递增或逐次递减是指在第一排序结果中，如果是降序排序，则相邻两组电感组中前一个电感组的总电感值高于后一个电感组的总电感值；如果是升序排序，则相邻两组电感组中前一个电感组的总电感值低于后一个电感组的总电感值。
同理，在第二排序结果中，如果是降序排序，则相邻两组电容组中前一个电容组的总电容值高于后一个电容组的总电容值；如果是升序排序，则相邻两组电容组中前一个电容组的总电容值低于后一个电容组的总电容值。
在一个具体实施例中，相邻总电感值中高电感值与低电感值的比例为第三预设值，相邻总电容值中高电容值与低电容值的比例为第四预设值。图5为本申请一实施例中串联臂和并联臂的电路图；参考图5，串联臂包括n组电感组串联，以第三预设值为10为例，则第一组电感组的电感值是第二组电感组的十倍，第二组电感组的电感值是第三组电感组的十倍，第三组电感组的电感值是第四组电感组的十倍等以此类推。同理，并联臂包括m组电容组串联，以第四预设值为10为例，第一组电容组的电容值是第二组电容组的十倍，第二组电容组的电容值是第三组电容组的十倍，第三组电容组的电容值是第四组电容组的十倍等以此类推。
当然，第三预设值和第四预设值可以都为10、20、5等不局限于此，具体根据实际情况确定。另外，每组电感组所包含的电感的数量也可以相同也可以不同，每组电感组所包含的电感的电感值也可以相同或不同。同理，每组电容组所包含的电容的数量也可以相同也可以不同，每组电容组所包含的电容的电容值也可以相同或不同。
优选地，每组电感组所包含的电感的数量相同，且同一个电感组所包含的电感的电感值相同，且相邻两组电感组高电感值是低电感值的10倍。每组电容组所包含的电容的数量相同，且同一个电容组所包含的电容的电容值相同，且相邻两组电容组高电容值是低电容值的10倍。
在一个实施例中，第一数量的电感组中每组电感组所串联的电感的第三数量相同；第二数量的电容组中每组电容组所串联的电容的第四数量相同。
图6为本申请一实施例中驱动电路的电路图，参考图6，开关管驱动电路的第一电阻R1的第一端与控制电路10连接、另一端分别与第一三极管Q1和第二三极管Q2的基极连接，第一三极管的集电极与第一电源Vcc连接、发射极分别与第二三极管Q2的发射极和第二电阻R2的第一端连接，第二三极管Q2的集电极与第四电阻R4的第一端连接以及接地，第二电阻R2的第二端分别与第三电阻R3的第一端、开关管Q3的第一端连接，第三电阻R3的第二端分别与第四电阻R4的第二端、开关管Q3的第二端连接，开关管Q3的第二端和第三端分别与并联的电容或电感的两端连接。
具体地，开关管可选的包括但不限于MOSFET、IGBT等。以开关管为MOS管为例，开关管Q3的第一端为MOS管的栅极G，开关管Q3的第二端和第三端分别为MOS管的源极S和漏极D。
开关管调节信号的实现由中央处理器产生，具体地，可由中央处理器计算出所需的二进制代码存储进RAM，在所有开关管通断数据计算存储完毕后，RAM输出调节信号Vctr1和Vctr2分别经过驱动电路放大信号；调节信号经过放大之后控制与电容和电感并联的开关管的通断即可改变并联臂和串联臂上的电容值和电感值，从而使输入阻抗Zin和源阻抗ZS电阻和电抗的差值分别在允许范围内。
阻抗匹配网络采用多组常规电容、电感代替可变电容器和可变电感器，在电容和电感上并联开关管，开关管导通或关断时，并联臂和串联臂上的电容值和电感值改变。相比于现有的调节技术，在保障功率因数的同时，省去了可变电容器、可变电感器和步进电机，所占用的空间大大缩小，且成本更低，控制的实现也变得更加直观、简单。
本申请提供多电容多电感串联实现阻抗匹配的电路及其调节方法，可应用于射频电源中，可以缩小阻抗匹配的体积，降低成本，同时方便实现阻抗匹配电路中的阻抗匹配。
目前存在的采集模块采集输入端输出端的功率较为困难，且检测精度低、可靠性较差。本申请可以自动阻抗匹配，需要测量负载阻抗。本申请还可以用于采集输入输出端的功率，通过计算可得到反射系数。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
其中上述模块/单元中的“第一”和“第二”的意义仅在于将不同的模块/单元加以区分，并不用于限定哪个模块/单元的优先级更高或者其它的限定意义。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或模块，本申请中所出现的模块的划分，仅仅是一种逻辑上的划分，实际应用中实现时可以有另外的划分方式。
处理器可以是中央处理单元(Central Processing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等，处理器是计算机装置的控制中心，利用各种接口和线路连接整个计算机装置的各个部分。
存储器可用于存储计算机可读指令和/或模块，处理器通过运行或执行存储在存储器内的计算机可读指令和/或模块，以及调用存储在存储器内的数据，实现计算机装置的各种功能。存储器可主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据手机的使用所创建的数据(比如音频数据、视频数据等)等。
存储器可以集成在处理器中，也可以与处理器分开设置。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机可读指令来指示相关的硬件来完成，所述的计算机可读指令可存储于一计算机可读取存储介质中，该计算机可读指令在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双倍速率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、装置、物品或者方法不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、装置、物品或者方法所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、装置、物品或者方法中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在如上所述的一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本申请各个实施例所述的方法。
以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (5)
1.一种阻抗匹配的调节方法，应用于阻抗匹配电路中的控制电路，其特征在于，所述方法包括：
获取阻抗匹配电路的负载阻抗和源阻抗；
根据所述负载阻抗计算得到输入阻抗；
若所述输入阻抗的电阻值与所述源阻抗的电阻值的第一差值的绝对值超过第一预设值，和/或，所述输入阻抗的电抗值与源阻抗的电抗值的第二差值的绝对值超过第二预设值，则输出调节信号以调节所述阻抗匹配电路中电容和电感接入的数量，使所述第一差值的绝对值不超过所述第一预设值且所述第二差值的绝对值不超过所述第二预设值；
所述阻抗匹配电路还包括负载电路、阻抗匹配网络和电源电路；
所述阻抗匹配网络包括组数为第一数量的电感组和组数为第二数量的电容组；
每组电感组包括对应第三数量的电感，且电感之间串联；
每组电容组包括对应第四数量的电容，且电容之间串联；
所述第二数量的电容组串联成并联臂后与所述负载电路并联；
所述第一数量的电感组串联成串联臂后分别与所述并联臂和所述负载电路串联；
所述电源电路与所述串联臂、所述并联臂形成第一回路；
所述电源电路与所述串联臂、负载电路形成第二回路；
所述阻抗匹配电路还包括所述阻抗匹配网络对应的驱动电路；
所述输出调节信号以调节所述阻抗匹配电路中电容和电感接入的数量，包括：向所述驱动电路输出所述调节信号，使所述驱动电路根据所述调节信号调节所述串联臂中电感接入的数量和所述并联臂中电容接入的数量；
所述负载阻抗为所述负载电路所对应的阻抗，所述驱动电路包括多个开关管驱动电路，所述并联臂上的电容和所述串联臂上的电感均连接有对应的开关管驱动电路；
所述负载阻抗ZL的组成关系为：ZL＝RL+jXL，其中，RL为所述负载阻抗的电阻部分的电阻值，XL为所述负载阻抗的电抗部分的电抗值；
所述负载阻抗对应的负载电路与并联的所述并联臂的组成关系为：
其中，
C总＝C1+C2+C3+...Cm，Cb＝C1+C2+C3+...Cj，m为电容组的组数第二数量，Cb为任意一组电容组，b的取值为1-m任意一个值，j为每组电容组所包含的电容的第四数量；
根据所述调节信号中的第一调节信号控制与所述并联臂上的电容对应的开关管驱动电路的通断使得以下第一约束关系式成立：
其中，P为所述第一预设值，Zs为源阻抗；
根据所述调节信号中的第二调节信号控制与所述串联臂上的电感对应的开关管驱动电路的通断使得以下第二约束关系式成立：
其中，Q为所述第二预设值，L总＝L1+L2+L3+...Ln，La＝L1+L2+L3+...Li，n为电感组的组数第一数量，La为任意一组电感组，a的取值为1-n任意一个值，i为每组电感组所包含的电感的第三数量。
2.一种阻抗匹配电路，其特征在于，所述阻抗匹配电路包括电源电路、阻抗匹配网络及对应的驱动电路、控制电路、负载电路和负载阻抗检测电路；
所述电源电路用于为所述阻抗匹配电路提供电源；
所述负载阻抗检测电路，用于通过检测得到所述负载电路的负载阻抗；
所述控制电路与所述负载阻抗检测电路连接，用于获取所述负载阻抗，根据所述负载阻抗计算得到输入阻抗；
所述控制电路，还用于若所述输入阻抗的电阻值与源阻抗的电阻值的第一差值的绝对值超过第一预设值，和/或，所述输入阻抗的电抗值与源阻抗的电抗值的第二差值的绝对值超过第二预设值，则向所述驱动电路输出调节信号；
所述驱动电路分别与所述控制电路和所述阻抗匹配网络连接，用于根据所述调节信号调节所述阻抗匹配网络中电容和电感接入的数量，使所述第一差值的绝对值不超过所述第一预设值且所述第二差值的绝对值不超过所述第二预设值；
所述阻抗匹配网络包括组数为第一数量的电感组和组数为第二数量的电容组；
每组电感组包括对应第三数量的电感，且电感之间串联；
每组电容组包括对应第四数量的电容，且电容之间串联；
所述第二数量的电容组串联成并联臂后与所述负载电路并联；
所述第一数量的电感组串联成串联臂后分别与所述并联臂和所述负载电路串联；
所述电源电路与所述串联臂、所述并联臂形成第一回路；
所述电源电路与所述串联臂、负载电路形成第二回路；
所述驱动电路包括多个开关管驱动电路，每个所述电感和电容分别与一个开关管驱动电路的开关管并联；
所述开关管驱动电路用于根据所述调节信号控制对应的开关管的通断，使在所述开关管关断时与所述开关管并联的电容或电感接入电路，在所述开关管导通时与所述开关管并联的电容或电感短路；
所述负载阻抗ZL的组成关系为：ZL＝RL+jXL，其中，RL为负载阻抗的电阻部分的电阻值，XL为负载阻抗的电抗部分的电抗值；
所述负载阻抗对应的负载电路与并联的所述并联臂的组成关系为：
其中，
C总＝C1+C2+C3+...Cm，Cb＝C1+C2+C3+...Cj，m为电容组的组数第二数量，Cb为任意一组电容组，b的取值为1-m任意一个值，j为每组电容组所包含的电容的第四数量；
根据所述调节信号中的第一调节信号控制与所述并联臂上的电容对应的开关管驱动电路的通断使得以下第一约束关系式成立：
其中，P为所述第一预设值，Zs为源阻抗；
根据所述调节信号中的第二调节信号控制与所述串联臂上的电感对应的开关管驱动电路的通断使得以下第二约束关系式成立：
其中，Q为所述第二预设值，L总＝L1+L2+L3+...Ln，La＝L1+L2+L3+...Li，n为电感组的组数第一数量，La为任意一组电感组，a的取值为1-n任意一个值，i为每组电感组所包含的电感的第三数量。
3.根据权利要求2所述的电路，其特征在于，
对所述第一数量的电感组的总电感值进行排序，得到的第一排序结果中总电感值逐次递增或逐次递减；
对所述第二数量的电容组的总电容值进行排序，得到的第二排序结果中总电容值逐次递增或逐次递减。
4.根据权利要求2所述的电路，其特征在于，
所述第一数量的电感组中每组电感组所串联的电感的第三数量相同；
所述第二数量的电容组中每组电容组所串联的电容的第四数量相同。
5.根据权利要求2所述的电路，其特征在于，所述开关管驱动电路的第一电阻的第一端与所述控制电路连接、另一端分别与第一三极管和第二三极管的基极连接，所述第一三极管的集电极与第一电源连接、发射极分别与所述第二三极管的发射极和第二电阻的第一端连接，所述第二三极管的集电极与第四电阻的第一端连接以及接地，所述第二电阻的第二端分别与第三电阻的第一端、开关管的第一端连接，第三电阻的第二端分别与第四电阻的第二端、所述开关管的第二端连接，所述开关管的第二端和第三端分别与并联的电容或电感的两端连接。
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