CN114430319A - 平行运算加解密系统、发送端装置以及接收端装置 - Google Patents

平行运算加解密系统、发送端装置以及接收端装置 Download PDF

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CN114430319A CN202110995704.7A CN202110995704A CN114430319A CN 114430319 A CN114430319 A CN 114430319A CN 202110995704 A CN202110995704 A CN 202110995704A CN 114430319 A CN114430319 A CN 114430319A
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陈浩铭
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Abstract

本申请涉及加解密技术领域，提供一种平行运算加解密系统，包括发送端装置以及接收端装置，所述发送端装置包括数据生成模块以及数据加密模块，所述数据加密模块自所述数据生成模块取得至少一个数据封包，经由五层平行加密器对所述数据封包进行加密后输出加密序列。所述接收端装置包括数据目标模块以及数据解密模块。所述数据解密模块自所述发送端装置取得所述加密序列，经由五层平行解密器对所述加密序列进行解密后输出还原后的所述数据封包至所述数据目标模块。本申请可依据需要的加密方式切换使用的密钥为内部密钥或外部密钥，并且能经由一套硬件实现不同的加密方式。

Description

平行运算加解密系统、发送端装置以及接收端装置
技术领域
本申请涉及加解密技术领域，提供一种平行运算加解密系统、发送端装置以及接收端装置，尤其指一种能切换内部/外部加密密钥的平行运算加解密系统、发送端装置以及接收端装置。
背景技术
进阶加密标准(Advanced Encryption Standard,AES)，在密码学中又称Rijndael加密法，是美国联邦政府采用的一种区段加密标准。这个标准用来替代原先的DES，已经被多方分析且广为全世界所使用。截至2006年，针对AES唯一的成功攻击是旁道攻击或社会工程学攻击。美国国家安全局稽核了所有的参与竞选AES的最终入围者，认为他们均能够满足美国政府传递非机密档案的安全需要。
进阶加密标准届今已有过多次破解经历，AES中128位密钥版本有10个加密循环，192位密钥版本有12个加密循环，256位密钥版本则有14个加密循环。至2006年为止，最著名的攻击是针对AES的7次加密循环的128位密钥版本，8次加密循环的192位密钥版本、和9次加密循环的256位密钥版本所作的攻击。随着硬设备的效率增加，估计以暴力攻击法完全破解AES的日子已相去不远。
此外，随着硬设备的持续升级，人工智能现已足以达到商用化层级的阶段。透过硬设备的处理效能以及人工智能的强大计算能力，现今广泛使用的加密标准很有可能经由人工智能透过大量运算的方式破解。基于上述的原因，有必要针对现有的加密技术进行改良。
发明内容
为解决上述问题，本申请提供一种平行运算加解密系统，其包括发送端装置以及接收端装置。所述发送端装置包括数据生成模块以及数据加密模块。所述数据加密模块包括加密密钥设定器以及五层平行加密器，所述加密密钥设定器包括有内部密钥加密模式以及外部密钥加密模式，所述加密密钥设定器用于选定所述内部密钥加密模式或所述外部密钥加密模式，所述数据加密模块自所述数据生成模块取得至少一个数据封包，经由所述五层平行加密器所选定的所述内部密钥加密模式或所述外部密钥加密模式对所述数据封包进行加密后输出加密序列。所述接收端装置包括数据目标模块以及数据解密模块。所述数据解密模块包括解密密钥设定器以及五层平行解密器，所述解密密钥设定器包括有内部密钥解密模式以及外部密钥解密模式，所述解密密钥设定器依据预设定或依据所述加密密钥设定器所选定的模式选定所述内部密钥解密模式或所述外部密钥解密模式，所述数据解密模块自所述发送端装置取得所述加密序列，经由所述五层平行解密器所选定的所述内部密钥解密模式或所述外部密钥解密模式对所述加密序列进行解密后输出还原后的所述数据封包至所述数据目标模块。
本申请另提供一种发送端装置，其包括数据生成模块以及数据加密模块。所述数据加密模块包括加密密钥设定器以及五层平行加密器，所述加密密钥设定器包括有内部密钥加密模式以及外部密钥加密模式，所述加密密钥设定器用于选定所述内部密钥加密模式或所述外部密钥加密模式，所述数据加密模块自所述数据生成模块取得至少一个数据封包，经由所述五层平行加密器所选定的所述内部密钥加密模式或所述外部密钥加密模式对所述数据封包进行加密后输出加密序列。
本申请另提供一种接收端装置，其包括数据目标模块以及数据解密模块。所述数据解密模块包括解密密钥设定器以及五层平行解密器，所述解密密钥设定器包括有内部密钥解密模式以及外部密钥解密模式，所述解密密钥设定器依据预设定或依据加密密钥设定器所选定的模式选定内部密钥解密模式或外部密钥解密模式，所述数据解密模块自发送端装置取得加密序列，经由所述五层平行解密器所选定的所述内部密钥解密模式或所述外部密钥解密模式对所述加密序列进行解密后输出还原后的所述数据封包至所述数据目标模块。
可见，比起现有技术，本申请可依据需要的加密方式切换使用的密钥为内部密钥或外部密钥，并且能经由一套硬件实现不同的加密方式。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的平行运算加解密系统的模块示意图。
图2为本申请实施例提供的数据加密模块的模块示意图。
图3为本申请实施例提供的外部加密密钥输入器的模块示意图。
图4为本申请实施例提供的外部加密密钥输入器的另一实施例的模块示意图。
图5为本申请实施例提供的五层加密器的逻辑运算示意图。
图6为本申请实施例提供的数据解密模块的模块示意图。
图7为本申请实施例提供的外部解密密钥输入器的模块示意图。
图8为本申请实施例提供的外部解密密钥输入器的另一实施例的模块示意图。
图9为本申请实施例提供的五层解密器的逻辑运算示意图。
图10为本申请实施例提供的平行运算加解密系统的流程示意图。
图11为本申请实施例提供的五层平行加密器的加密流程示意图。
图12为本申请实施例提供的五层平行解密器的解密流程示意图。
100：平行运算加解密系统；10：发送端装置；12：数据生成模块；14：数据加密模块；142：加密密钥设定器；144：五层平行加密器；1441：八位加密操作数生成器；1441L：加密线性反馈移位寄存器；1441G：生成加密逻辑闸；1441E：加密操作数；1442：十六位加密操作数生成器；1442L：加密线性反馈移位寄存器；1442G：生成加密逻辑闸；1442E：加密操作数；1443：三十二位加密操作数生成器；1443L：加密线性反馈移位寄存器；1443G：生成加密逻辑闸；1443E：加密操作数；1444：六十四位加密操作数生成器；1444L：加密线性反馈移位寄存器；1444G：生成加密逻辑闸；1444E：加密操作数；1445：一百二十八位加密操作数生成器；1445L：加密线性反馈移位寄存器；1445G：生成加密逻辑闸；1445E：加密操作数；1446：外部加密密钥输入器；14462：加密密钥生成器；14464：加密控制器；1447：内部加密密钥储存器；G1：第一逻辑运算器；G12：加密逻辑运算模块；G14：数据加密逻辑闸；20：接收端装置；22：数据目标模块；24：数据解密模块；242：解密密钥设定器；244：五层平行解密器；2441：八位解密操作数生成器；2441L：解密线性反馈移位寄存器；2441G：生成解密逻辑闸；2441E：解密操作数；2442：十六位解密操作数生成器；2442L：解密线性反馈移位寄存器；2442G：生成解密逻辑闸；2442E：解密操作数；2443：三十二位解密操作数生成器；2443L：解密线性反馈移位寄存器；2443G：生成解密逻辑闸；2443E：解密操作数；2444：六十四位解密操作数生成器；2444L：解密线性反馈移位寄存器；2444G：生成解密逻辑闸；2444E：解密操作数；2445：一百二十八位解密操作数生成器；2445L：解密线性反馈移位寄存器；2445G：生成解密逻辑闸；2445E：解密操作数；2446：外部解密密钥输入器；24462：解密密钥生成器；24464：解密控制器；2447：内部解密密钥储存器；30：加密输入控制器；32：加密输入器；34：加密控制器；40：解密输入控制器；42：解密输入器；44：解密控制器；G2：第二逻辑运算器；G22：解密逻辑运算模块；G24：数据解密逻辑闸；ES：加密序列。
具体实施方式
有关本申请之详细说明及技术内容，现就配合图式说明如下。以下针对本申请的其中一较佳实施例进行说明，请参阅图1，为本申请平行运算加解密系统的模块示意图，如图所示：
本实施主要揭示一种平行运算加解密系统100，用于多个装置间相互传输数据时，对所述装置所传输的数据分别进行加密及解密。所述产生数据或接收数据的装置可以为计算机(Computer)、服务器(Server)、行动装置(Mobile Device)、物联网装置(例如：监视器、电视、云端硬盘、灯具等)、大量制造设备或机台等，在本申请中不予以限制。在本申请中依据讯号的收发关将所述装置定义为作为数据发送源的发送端装置10以及对应于所述发送端装置10用于接收所述发送端装置10数据的接收端装置20。需特别注意的是，本申请并不以发送端装置10仅执行数据加密功能、接收端装置20仅执行数据解密功能为限，具体而言，在此所述的发送端装置10及接收端装置20一般均同时具有加密及解密的功能，以确保数据于双向传输的过程中以彼此的密钥进行加密或解密，在此必须先行说明。
所述发送端装置10及所述接收端装置20之间可以透过有线或无线网络传输数据。
在其中一较佳实施中，所述发送端装置10及所述接收端装置20之间可以透过因特网(Internet)、局域网络或于任意有线或无线通信端口之间传输数据，在本申请中不予以限制。为了完成数据加密、解密及传输的功能，所述发送端装置10及所述接收端装置20至少应包括处理器(Processor)、储存单元、通讯单元彼此协同完成相应功能的工作，例如实体线路网卡、无线网卡、蓝牙模块(Bluetooth)、紫蜂模块(Zigbee)等，所述讯号的传输方式及传输接口非属本申请所欲限制的范围。
在一个实施例中，本申请平行运算加解密系统100中所述的模块、器或单元的组合及其对应执行的功能，可以由单一芯片或多个芯片的组合协同执行，芯片配置的数量非属本申请所欲限定的范围。此外，所述的芯片可以为但不限定于处理器、中央处理器(CentralProcessing Unit,CPU)、微处理器(Microprocessor)、数字信号处理器(Digital SignalProcessor,DSP)、特殊应用集成电路(Application Specific Integrated Circuits,ASIC)、可程序化逻辑设备(Programmable Logic Device,PLD)等可将信息或讯号做处理、转换用途或特殊用途的其他类似装置或这些装置的组合，在本申请中不予以限制。
在一个实施例中，所述的发送端装置10主要包括数据生成模块12以及数据加密模块14。所述数据生成模块12例如可以为高速缓存(Cache memory)、动态随机存取内存(DRAM)、持续性内存(Persistent Memory)用于储存及管理预备传送及加密的数据。所述数据加密模块14自所述数据生成模块12取得至少一个数据封包，数据加密模块14可以为执行加密计算处理用的处理器或微处理器，在本申请中不予以限制。最后，数据加密模块14将加密后的数据封包输出至接收端装置20，在此定义由数据加密模块14所输出的加密后的数据封包为加密序列。
在一个实施例中，请一并参见图2，所述的数据加密模块14包括加密密钥设定器142以及五层平行加密器144。其中，五层平行加密器144的输入端连接至所述加密密钥设定器142的输出端。所述的加密密钥设定器142包括有内部密钥加密模式以及外部密钥加密模式，所述加密密钥设定器142用于依据用户或默认值选定内部密钥加密模式或外部密钥加密模式。所述的五层平行加密器144包括八位加密操作数生成器1441、十六位加密操作数生成器1442、三十二位加密操作数生成器1443、六十四位加密操作数生成器1444、一百二十八位加密操作数生成器1445、外部加密密钥输入器1446、内部加密密钥储存器1447以及第一逻辑运算器G1。(在此定义八位加密操作数生成器1441、一十六位加密操作数生成器1442、三十二位加密操作数生成器1443、六十四位加密操作数生成器1444、一百二十八位加密操作数生成器1445的上位统称为加密操作数生成器)。其中，外部加密密钥输入器1446的输入端连接至加密密钥设定器142的输出端，外部加密密钥输入器1446的输出端连接至加密操作数生成器的输入端。内部加密密钥储存器1447的输入端连接至加密密钥设定器142的另一输出端，内部加密密钥储存器1447的输出端分别连接至加密操作数生成器的另一输入端。加密密钥设定器142用于依据外部密钥加密模式启动外部加密密钥输入器1446并输出外部加密密钥、依据内部密钥加密模式启动内部加密密钥储存器1447并输出内部加密密钥。其中，八位加密操作数生成器1441、一十六位加密操作数生成器1442、三十二位加密操作数生成器1443、六十四位加密操作数生成器1444、一百二十八位加密操作数生成器1445依据所述外部加密密钥输入器1446所产生的外部加密密钥或内部加密密钥储存器1447所储存的内部加密密钥分别生成加密操作数，所述加密操作数与数据封包经由所述第一逻辑运算器G1进行运算后获得加密序列ES。
在一个实施例中，请参见图3，所述的外部加密密钥输入器1446包括有加密密钥生成器14462以及加密控制器14464。所述的加密密钥生成器14462可以是(但不限定于)密钥生成器(Key Generator)、随机数生成器(Random Number Generator,RNG)或伪随机数生成器(Pseudorandom Number Generator,PRNG)等可以生成各种序列的装置，在本申请中不予以限制。加密密钥生成器14462依据外部密钥加密模式生成外部加密密钥。所述的加密控制器14464可以是(但不限定于)控制器(Controller)或其他能控制讯号输出的装置，在本申请中不予以限制。加密控制器14464依据外部密钥加密模式输出外部加密密钥至加密操作数生成器。
在另一实施例中，请参见图4，外部加密密钥输入器1446为加密输入控制器30，所述的加密输入控制器包括加密输入器32以及加密控制器34。加密输入器32可以为(但不限定是)输入设备(Input Device)、键盘(Keyboard)、计算机(Computer)或其他能用于提供数据和控制讯号的装置，在本申请中不予以限制。加密输入器32用于输入外部加密密钥。加密控制器34可以为(但不限定于)控制器(Controller)或其他能控制讯号输出的装置。所述的加密控制器34依据输入的外部加密密钥以及外部密钥加密模式将外部加密密钥输出至加密操作数生成器。
在一个实施例中，请进一步参阅图2，所述的内部加密密钥储存器1447可以是(但不限定)持续性内存(Persistent Memory)等能用于储存及管理数据的装置，在本申请中不予以限制。内部加密密钥储存器1447的输入端连接至加密密钥设定器142的输出端，内部加密密钥储存器1447的输出端连接至加密操作数生成器，所述的内部加密密钥储存器1447依据内部加密密钥模式输出加密操作数生成器的内部加密密钥。
在一个实施例中，请参见图5，八位加密操作数生成器1441包括有加密线性反馈移位寄存器1441L(存有八位加密密钥a[1]至a[8]，a[n]为所述八位加密密钥的第n位)以及生成加密逻辑闸1441G、十六位加密操作数生成器1442包括有加密线性反馈移位寄存器1442L(存有十六位加密密钥b[1]至b[16]，b[n]为所述十六位加密密钥的第n位)以及生成加密逻辑闸1442G、三十二位加密操作数生成器1443包括有加密线性反馈移位寄存器1443L(存有三十二位加密密钥c[1]至c[32]，c[n]为所述三十二位加密密钥的第n位)以及生成加密逻辑闸1443G、六十四位加密操作数生成器1444包括有加密线性反馈移位寄存器1444L(存有六十四位加密密钥d[1]至d[64]，d[n]为所述六十四位加密密钥的第n位)以及生成加密逻辑闸1444G、一百二十八位加密操作数生成器1445包括有加密线性反馈移位寄存器1445L(存有一百二十八位加密密钥e[1]至e[128]，e[n]为所述一百二十八位加密密钥的第n位)以及生成加密逻辑闸1445G，其中，八位加密密钥、十六位元加密密钥、三十二位加密密钥、六十四位加密密钥以及一百二十八位加密密钥可以是内部加密密钥或外部加密密钥。所述加密线性反馈移位寄存器1441L将八位加密密钥的多个加密位抽头经由生成加密逻辑闸1441G进行逻辑运算后获得加密操作数1441E；所述加密线性反馈移位寄存器1442L将十六位加密密钥的多个加密位抽头经由生成加密逻辑闸1442G进行逻辑运算后获得加密操作数1442E；所述加密线性反馈移位寄存器1443L将三十二位加密密钥的多个加密位抽头经由生成加密逻辑闸1443G进行逻辑运算后获得加密操作数1443E。所述加密线性反馈移位寄存器1444L将六十四位加密密钥的多个加密位抽头经由生成加密逻辑闸1444G进行逻辑运算后获得加密操作数1444E；所述加密线性反馈移位寄存器1445L将一百二十八位加密密钥的多个加密位抽头经由生成加密逻辑闸1445G进行逻辑运算后获得加密操作数1445E。
在一个实施例中，所述的生成加密逻辑闸1441G、1442G、1443G、1444G、1445G以及逻辑运算皆使用互斥或门(Exclusive Or,XOR)作为运算。于其他实施例中，所述的生成加密逻辑闸1441G、1442G、1443G、1444G、1445G以及逻辑运算可以用AND闸、OR闸、其他逻辑闸或多个逻辑闸的组合实现运算，在本申请中不予以限制。
在一个实施例中，加密位抽头的位数量为两个。在其他实施例中，加密位抽头的数量可以为偶数个。
在一个实施例中，请进一步参阅图2，所述的第一逻辑运算器G1包括加密逻辑运算模块G12以及数据加密逻辑闸G14。加密逻辑运算模块G12的输入端连接至加密操作数生成器的输出端，加密逻辑运算模块G12接收加密操作数1441E、1442E、1443E、1444E、1445E并运算获得一平行加密操作数。所述的加密逻辑运算模块G12包括有多个逻辑闸(Logic Gate)，在一个实施例中，加密逻辑运算模块G12有第一加密逻辑闸、第二加密逻辑闸、第三加密逻辑闸以及第四加密逻辑闸(图未示)，所述的八位加密操作数生成器1441的输出端与一十六位加密操作数生成器1442的输出端连接至第一加密逻辑闸的输入端，第一加密逻辑闸的输出端与三十二位加密操作数生成器1443的输出端连接至第二加密逻辑闸的输入端、第二加密逻辑闸的输出端与六十四位加密操作数生成器1444的输出端连接至第三加密逻辑闸的输入端、第三加密逻辑闸的输出端与一百二十八位加密操作数生成器1445的输出端连接至第四加密逻辑闸的输入端，第四加密逻辑闸的输出端连接至数据加密逻辑闸G14。所述加密逻辑运算模块G12内部中第一加密逻辑闸、第二加密逻辑闸、第三加密逻辑闸以及第四加密逻辑闸的排列组合与其数量非属本申请所欲限制的范围。数据加密逻辑闸G14的输入端连接至加密逻辑运算模块G12的输出端以接收平行加密操作数，数据加密逻辑闸G14的另一输入端连接至数据生成模块12的输出端以接收数据封包，数据加密逻辑闸G14用于将数据封包经由平行加密操作数进行加密并输出加密序列ES。在一个实施例中，所述的第一加密逻辑闸、第二加密逻辑闸、第三加密逻辑闸、第四加密逻辑闸以及数据加密逻辑闸G14皆使用互斥或门(Exclusive Or,XOR)作为运算。
在其他实施例中，所述的第一逻辑闸、第二逻辑闸、第三逻辑闸、第四逻辑闸以及数据加密逻辑闸G14可以用AND闸、OR闸、其他逻辑闸或多个逻辑闸的组合实现运算，在本申请中不予以限制。
在一个实施例中，请进一步参阅图1，所述的接收端装置20包括数据目标模块22以及数据解密模块24。所述数据目标模块22相同可以为高速缓存(Cache memory)、动态随机存取内存(DRAM)、持续性内存(Persistent Memory)用于储存及管理所接收到的数据。所述数据解密模块24可以为执行解密计算处理用的处理器或微处理器，在本申请中不予以限制。最后，所述数据解密模块24用于将所接收到的加密序列ES经由对应内部密钥加密模式与外部密钥加密模式的内部密钥解密模式与外部解钥加密模式进行解密处理后将还原的原始数据封包输出至所述数据目标模块22以储存。
在一个实施例中，请一并参见图6，所述的数据解密模块24包括解密密钥设定器242以及五层平行解密器244。其中，五层平行解密器244的输入端连接至所述解密密钥设定器242的输出端。所述的解密密钥设定器242包括有内部密钥解密模式以及外部密钥解密模式，所述解密密钥设定器242用于依据预设定或依据所述加密密钥设定器142所选定的模式选定内部密钥解密模式或外部密钥解密模式。所述的五层平行解密器244包括八位解密操作数生成器2441、一十六位解密操作数生成器2442、三十二位解密操作数生成器2443、六十四位解密操作数生成器2444、一百二十八位解密操作数生成器2445、外部解密密钥输入器2446、内部解密密钥储存器2447以及第二逻辑运算器G2。(在此定义八位解密操作数生成器2441、一十六位解密操作数生成器2442、三十二位解密操作数生成器2443、六十四位解密操作数生成器2444、一百二十八位解密操作数生成器2445的上位统称为解密操作数生成器)。其中，外部解密密钥输入器2446的输入端连接至解密密钥设定器242的输出端，外部解密密钥输入器2446的输出端连接至解密操作数生成器的输入端。内部解密密钥储存器2447的输入端连接至解密密钥设定器242的另一输出端，内部解密密钥储存器2447的输出端分别连接至解密操作数生成器的另一输入端。解密密钥设定器242用于依据内部密钥解密模式启动外部解密密钥输入器2446并输出外部解密密钥、依据内部解密密钥模式启动内部解密密钥储存器2447并输出内部解密密钥。其中，八位解密操作数生成器2441、一十六位解密操作数生成器2442、三十二位解密操作数生成器2443、六十四位解密操作数生成器2444、一百二十八位解密操作数生成器2445依据所述外部解密密钥输入器2446所产生的外部解密密钥或内部解密密钥储存器2447所储存的内部解密密钥分别生成解密操作数，所述解密操作数与加密序列ES经由所述第二逻辑运算器G2进行解密后输出还原后的数据封包至数据目标模块22。
在一个实施例中，请参见图7，所述的外部解密密钥输入器2446包括有解密密钥生成器24462以及解密控制器24464。所述的解密密钥生成器24462可以是(但不限定于)密钥生成器(Key Generator)、随机数生成器(Random Number Generator,RNG)或伪随机数生成器(Pseudorandom Number Generator,PRNG)等可以生成各种序列的装置，在本申请中不予以限制。解密密钥生成器24462依据外部密钥解密模式生成外部解密密钥。所述的解密控制器24464可以是(但不限定于)控制器(Controller)或其他能控制讯号输出的装置，在本申请中不予以限制。解密控制器24464依据外部密钥解密模式输出外部解密密钥至解密操作数生成器。
在另一实施例中，请参见图8，外部解密密钥输入器2446为解密输入控制器40，所述的解密输入控制器40包括解密输入器42以及解密控制器44。解密输入器42可以为(但不限定是)输入设备(Input Device)、键盘(Keyboard)、计算机(Computer)或其他能用于提供数据和控制讯号的装置，在本申请中不予以限制。解密输入器42用于输入外部解密密钥。解密控制器44可以为(但不限定于)控制器(Controller)或其他能控制讯号输出的装置。所述的解密控制器44依据外部密钥解密模式输出外部解密密钥至至解密操作数生成器。
在一个实施例中，请进一步参阅图6，所述的内部解密密钥储存器2447可以是(但不限定)于持续性内存(Persistent Memory)等能用于储存及管理数据的装置，在本申请中不予以限制。内部解密密钥储存器2447的输入端连接至解密密钥设定器242的输出端，内部解密密钥储存器2447的输出端连接至解密操作数生成器，所述的内部解密密钥储存器2447依据内部解密密钥模式输出解密操作数生成器的内部加密密钥。
在一个实施例中，请参见图9，八位解密操作数生成器2441包括有解密线性反馈移位寄存器2441L(存有八位解密密钥a[1]至a[8]，a[n]为所述八位解密密钥的第n位)以及生成解密逻辑闸2441G、十六位解密操作数生成器2442包括有解密线性反馈移位寄存器2442L(存有十六位解密密钥b[1]至b[16]，b[n]为所述十六位解密密钥的第n位)以及生成解密逻辑闸2442G、三十二位解密操作数生成器2443包括有解密线性反馈移位寄存器2443L(存有三十二位解密密钥c[1]至c[32]，c[n]为所述三十二位解密密钥的第n位)以及生成解密逻辑闸2443G、六十四位解密操作数生成器2444包括有解密线性反馈移位寄存器2444L(存有六十四位解密密钥d[1]至d[64]，d[n]为所述六十四位解密密钥的第n位)以及生成解密逻辑闸2444G、一百二十八位解密操作数生成器2445包括有解密线性反馈移位寄存器2445L(存有一百二十八位解密密钥e[1]至e[128]，e[n]为所述一百二十八位解密密钥的第n位)以及生成解密逻辑闸2445G。其中，八位解密密钥、十六位解密密钥、三十二位解密密钥、六十四位解密密钥以及一百二十八位解密密钥可以是内部解密密钥或外部解密密钥。原则上，八位解密密钥、十六位解密密钥、三十二位解密密钥、六十四位解密密钥以及一百二十八位解密密钥会与八位加密密钥、十六位加密密钥、三十二位加密密钥、六十四位加密密钥以及一百二十八位加密密钥使用相同的密钥(例如：八位加密密钥为内部加密密钥时，八位解密密钥相同为内部解密密钥，且内部加密密钥与内部解密密钥的密钥数据相同，因此八位加密操作数生成器1441为内部密钥加密模式时，八位解密操作数生成器2441同样也为内部密钥解密模式)。其中。所述解密线性反馈移位寄存器2441L将八位解密密钥的多个解密位抽头经由生成解密逻辑闸2441G进行逻辑运算后获得解密操作数2441E；所述解密线性反馈移位寄存器2442L将十六位解密密钥的多个解密位抽头经由生成解密逻辑闸2442G进行逻辑运算后获得解密操作数2442E；所述解密线性反馈移位寄存器2443L将三十二位解密密钥的多个解密位抽头经由生成解密逻辑闸2443G进行逻辑运算后获得解密操作数2443E。所述解密线性反馈移位寄存器2444L将六十四位解密密钥的多个解密位抽头经由生成解密逻辑闸2444G进行逻辑运算后获得解密操作数2444E；所述解密线性反馈移位寄存器2445L将一百二十八位解密密钥的多个解密位抽头经由生成解密逻辑闸2445G进行逻辑运算后获得解密操作数2445E。原则上，所述的五层平行解密器244中的生成解密逻辑闸2441G、2442G、2443G、2444G、2445G必须与五层平行加密器144执行反向逻辑运算(例如五层平行加密器144为AND，则五层平行解密器244为NAND)。
在一个实施例中，解密位抽头的位数量为两个。于其他实施例中，解密位抽头的数量可以为偶数个。
在一个实施例中，请进一步参阅图6，所述的第二逻辑运算器G2包括解密逻辑运算模块G22以及数据解密逻辑闸G24。解密逻辑运算模块G22的输入端连接至解密操作数生成器，解密逻辑运算模块G22接收解密操作数并运算获得一平行解密操作数。解密逻辑运算模块G22包括有多个逻辑闸(Logic Gate)，在一个实施例中，解密逻辑运算模块G22有第一解密逻辑闸、第二解密逻辑闸、第三解密逻辑闸以及第四解密逻辑闸(图未示)，所述的八位解密操作数生成器2441的输出端与一十六位解密操作数生成器2442的输出端连接至第一解密逻辑闸的输入端，第一解密逻辑闸的输出端与三十二位解密操作数生成器2443的输出端连接至第二解密逻辑闸的输入端、第二解密逻辑闸的输出端与六十四位解密操作数生成器2444的输出端连接至第三解密逻辑闸的输入端、第三解密逻辑闸的输出端与一百二十八位解密操作数生成器2445的输出端连接至第四解密逻辑闸的输入端，第四解密逻辑闸的输出端连接至数据解密逻辑闸G24。解密逻辑运算模块G22内部逻辑闸的排列组合及数量非属本申请所欲限制的范围。原则上，所述的第二解密逻辑闸、第二解密逻辑闸、第三解密逻辑闸、第四解密逻辑闸以及数据解密逻辑闸G24必须与五层平行加密器144执行反向逻辑运算(例如五层平行加密器144为AND，则五层平行解密器244为NAND)。数据解密逻辑闸G24的输入端连接至解密逻辑运算模块G22的输出端以接收平行解密操作数，数据解密逻辑闸G24的另一输入端接收加密序列ES，数据解密逻辑闸G24用于将加密序列ES经由平行解密操作数进行解密并输出还原后的数据封包至数据目标模块22。在其他实施例中，所述的第一解密逻辑闸、第二解密逻辑闸、第三解密逻辑闸、第四解密逻辑闸以及数据解密逻辑闸G24可以用AND闸、OR闸、其他逻辑闸或多个逻辑闸的组合实现运算，在本申请中不予以限制。
以上针对本申请硬件架构的一具体实施例进行说明，有关于本申请的工作程序将于下面进行更进一步的说明，请参阅图10，为本申请平行运算加解密系统的流程示意图：
在进行数据传输前，加密密钥设定器142与解密密钥设定器242将依据用户设定/自动配置去设定相同的外部密钥加/解密模式、内部密钥加/解密模式。例如：当加密密钥设定器142选定五层平行加密器144中八位加密操作数生成器1441为外部密钥加密模式、一十六位加密操作数生成器1442为外部密钥加密模式、三十二位加密操作数生成器1443为外部密钥加密模式、六十四位加密操作数生成器1444为内部密钥加密模式、一百二十八位加密操作数生成器1445为内部密钥加密模式时(设定三个外部密钥加密模式与两个内部密钥加密模式)，解密密钥设定器242选定五层平行解密器244中八位解密操作数生成器2441为外部密钥解密模式、一十六位解密操作数生成器2442为外部密钥解密模式、三十二位解密操作数生成器2443为外部密钥解密模式、六十四位解密操作数生成器2444为内部密钥解密模式、一百二十八位解密操作数生成器2445为内部密钥解密模式(设定三个外部密钥解密模式与两个内部密钥解密模式)。
具体而言，所述加密操作数生成器可以是外部密钥加密模式与内部密钥加密模式的各种排列组合；解密操作数生成器可以是搭配加密操作数生成器的外部密钥解密模式与内部密钥解密模式的各种排列组合，具体而言，加密操作数生成器任一个或多个皆可依据前述的排列组成设定成外部加密密钥模式或内部加密密钥模式；解密操作数生成器任一个或多个皆可依据加密操作数生成器的搭配设定成外部解密密钥模式或内部解密密钥模式，前述的各种排列组合与变化非属本申请所欲限制的范围(例如：设定两个外部密钥加密模式与三个内部密钥加密模式时会对应设定两个外部密钥解密模式与三个内部密钥解密模式、一个外部密钥加密模式与四个内部密钥加密模式时会对应设定一个外部密钥解密模式与四个内部密钥解密模式、四个外部密钥加密模式与一个内部密钥加密模式时会对应设定四个外部密钥解密模式与一个内部密钥解密模式、五个外部密钥加密模式时会对应设定五个外部密钥解密模式、五个内部密钥加密模式时会对应设定五个内部密钥解密模式)。
首先，在发送端装置10中，数据封包由数据生成模块12输出至数据加密模块14(步骤S201)。
数据封包PK由数据加密模块14的五层平行加密器144接收并依照加密密钥设定器142所设定的外部密钥加密模式或内部加密密钥模式对所述数据封包进行加密(步骤S202)。
加密后的数据封包PK由所述五层平行加密器144输出加密序列ES至接收端装置20(步骤S203)。
加密序列ES经由数据解密模块24中的五层平行解密器244依照解密密钥设定器242对应外部密钥加密模式或内部加密密钥模式的外部密钥解密模式或内部解密密钥模式将所述加密序列ES进行解密(步骤S204)。
解密后的加密序列ES由所述五层平行解密器244输出还原数据封包至数据目标模块22储存(步骤S205)。
以下具体列举一实施例，所述五层平行加密器144具有八位加密操作数生成器1441、一十六位加密操作数生成器1442、三十二位加密操作数生成器1443、六十四位加密操作数生成器1444、一百二十八位加密操作数生成器1445、外部加密密钥输入器1446、内部加密密钥储存器1447以及第一逻辑运算器G1进行加密；所述五层平行解密器244具有八位解密操作数生成器2441、一十六位解密操作数生成器2442、三十二位解密操作数生成器2443、六十四位解密操作数生成器2444、一百二十八位解密操作数生成器2445、外部解密密钥输入器2446、内部解密密钥储存器2447以及第二逻辑运算器G2进行解密的情况下。，请参见图11、图12，为本申请五层平行加密器144的加密流程示意图与五层平行解密器244的解密流程示意图。
前述步骤S202依据加密层级可以由步骤S2021-S2022的步骤替换；步骤S204依据解密层级可以由步骤S2041-S2042的步骤替换，先前已描述过的步骤内容将不再赘述，先行说明于此。
在本实施例中，五层平行加密器144的逻辑运算皆为XOR；五层平行解密器244所述的逻辑运算都为XOR(对应五层平行加密器144的逻辑运算)。在其他实施例中，前述的逻辑运算可以由AND、NAND等其他逻辑运算，在本申请中不予以限制；在此实施例中，加密线性反馈移位寄存器所选用的两个加密抽头位、与解密反馈移位寄存器所选用的两个解密抽头位及数量仅为一实施例，所述加密/解密抽头位能根据实际需求进行不同的选择、数量变化(例如：选择第一位、第七位做为加密/解密抽头位；选择第四位、第三十四位做为加密/解密抽头位；在位数更多的情况下可以选择第二位、第七十九位等)，所述加密/解密抽头位的选择非属本申请所欲限制的范围。前述的解密抽头位将对应加密抽头位进行选择，以搭配进行解密。
以下说明步骤S2021-S2022，请一并参见图5及图11。五层平行加密器144依据加密密钥设定器142所选定的内部密钥加密模式或外部密钥加密模式生成加密操作数(步骤S2021)。
在一个实施例中，八位加密操作数生成器1441、一十六位加密操作数生成器1442、三十二位加密操作数生成器1443以及六十四位加密操作数生成器1444为外部密钥加密模式，一百二十八位加密操作数生成器1445为内部密钥加密模式。其中，外部密钥加密模式的加密操作数生成器中的密钥将由外部加密密钥输入器1446提供，内部密钥加密模式的加密操作数生成器中的密钥由内部加密密钥储存器1447提供。其中，八位加密操作数生成器1441中的加密线性反馈移位寄存器1441L提取第二位a[2]与第七位a[7]经由生成加密逻辑闸1441G进行逻辑运算后取得加密操作数1441E；十六位加密操作数生成器1442中的加密线性反馈移位寄存器1442L提取第二位b[2]与第十五位b[15]经由生成加密逻辑闸1442G进行逻辑运算后取得加密操作数1442E；三十二位加密操作数生成器1443中的加密线性反馈移位寄存器1443L提取第一位c[1]与第三十一位c[31]经由生成加密逻辑闸1443G进行逻辑运算后取得加密操作数1443E；六十四位加密操作数生成器1444中的加密线性反馈移位寄存器1444L提取第一位d[1]与第六十二位d[62]经由生成加密逻辑闸1444G进行逻辑运算后取得加密操作数1444E；一百二十八位加密操作数生成器1445中的加密线性反馈移位寄存器1445L提取第二位e[2]与第一百二十八位e[128]经由生成加密逻辑闸1445G进行逻辑运算后取得加密操作数1445E。
数据封包与加密操作数经由第一逻辑运算器G1进行运算获得加密序列ES(步骤S2022)。
在一个实施例中，加密操作数1441E、1442E、1443E、1444E、1445E经由加密逻辑运算模块G12逻辑运算取得平行加密操作数，平行加密操作数与数据封包经由数据加密逻辑闸G14进行加密并获得加密序列ES。
以下说明步骤S2041-S2042，请一并参见图9及图12。五层平行解密器144依据解密密钥设定器142所选定的内部密钥解密模式或外部密钥解密模式生成解密操作数(步骤S2041)。
在一个实施例中，八位解密操作数生成器2441、一十六位解密操作数生成器2442、三十二位解密操作数生成器2443以及六十四位解密操作数生成器2444为外部密钥解密模式，一百二十八位解密操作数生成器2445为内部密钥解密模式。其中，外部密钥解密模式的解密操作数生成器中的密钥将由外部解密密钥输入器2446提供，内部密钥解密模式的解密操作数生成器中的密钥由内部解密密钥储存器2447提供。其中，八位解密操作数生成器2441中的解密线性反馈移位寄存器2441L提取第二位a[2]与第七位a[7]经由生成解密逻辑闸2441G进行逻辑运算后取得解密操作数2441E；十六位解密操作数生成器2442中的解密线性反馈移位寄存器2442L提取第二位b[2]与第十五位b[15]经由生成解密逻辑闸2442G进行逻辑运算后取得解密操作数2442E；三十二位解密操作数生成器2443中的解密线性反馈移位寄存器2443L提取第一位c[1]与第三十一位c[31]经由生成解密逻辑闸2443G进行逻辑运算后取得解密操作数2443E；六十四位解密操作数生成器2444中的解密线性反馈移位寄存器2444L提取第一位d[1]与第六十二位d[62]经由生成解密逻辑闸2444G进行逻辑运算后取得解密操作数2444E；一百二十八位解密操作数生成器2445中的解密线性反馈移位寄存器2445L提取第二位e[2]与第一百二十八位e[128]经由生成解密逻辑闸2445G进行逻辑运算后取得解密操作数2445E。
加密序列ES与解密操作数经由第二逻辑运算器G2进行运算获得还原的数据封包(步骤S2042)。
在一个实施例中，解密操作数2441E、2442E、2443E、2444E、2445E经由解密逻辑运算模块G22逻辑运算取得平行解密操作数，平行解密操作数与加密序列ES经由数据解密逻辑闸G24进行解密取得还原的数据封包。
比起现有技术，本申请可依据需要的加密方式切换使用的密钥为内部密钥或外部密钥，并且能经由一套硬件实现不同的加密方式。
以上已将本申请做一详细说明，惟，以上所述者，仅为本申请之一较佳实施例而已，当不能以此限定本申请实施之范围，即凡依本申请申请专利范围所作之均等变化与修饰，皆应仍属本申请之专利涵盖范围内。

Claims (18)

1.一种平行运算加解密系统，其特征在于，包括：
发送端装置，包括数据生成模块以及数据加密模块，所述数据加密模块包括加密密钥设定器以及五层平行加密器，所述加密密钥设定器包括有内部密钥加密模式以及外部密钥加密模式，所述加密密钥设定器用于选定所述内部密钥加密模式或所述外部密钥加密模式，所述数据加密模块自所述数据生成模块取得至少一个数据封包，经由所述五层平行加密器所选定的所述内部密钥加密模式或所述外部密钥加密模式对所述数据封包进行加密后输出加密序列；以及
接收端装置，包括数据目标模块以及数据解密模块，所述数据解密模块包括解密密钥设定器以及五层平行解密器，所述解密密钥设定器包括有内部密钥解密模式以及外部密钥解密模式，所述解密密钥设定器依据预设定或依据所述加密密钥设定器所选定的模式选定所述内部密钥解密模式或所述外部密钥解密模式，所述数据解密模块自所述发送端装置取得所述加密序列，经由所述五层平行解密器所选定的所述内部密钥解密模式或所述外部密钥解密模式对所述加密序列进行解密后输出还原后的所述数据封包至所述数据目标模块。
2.如权利要求1所述的平行运算加解密系统，其特征在于，所述五层平行加密器包括八位加密操作数生成器、一十六位加密操作数生成器、三十二位加密操作数生成器、六十四位加密操作数生成器、一百二十八位加密操作数生成器、外部加密密钥输入器、内部加密密钥储存器以及第一逻辑运算器，其中，所述八位加密操作数生成器、所述一十六位加密操作数生成器、所述三十二位加密操作数生成器、所述六十四位加密操作数生成器以及所述一百二十八位加密操作数生成器依据所述外部加密密钥输入器所产生的外部加密密钥或所述内部加密密钥储存器所储存的内部加密密钥分别生成加密操作数，所述加密操作数与所述数据封包经由所述第一逻辑运算器进行运算后获得所述加密序列；所述五层平行解密器包括八位解密操作数生成器、一十六位解密操作数生成器、三十二位解密操作数生成器、六十四位解密操作数生成器、一百二十八位解密操作数生成器、外部解密密钥输入器、内部解密密钥储存器以及第二逻辑运算器，其中，所述八位解密操作数生成器、所述一十六位解密操作数生成器、所述三十二位解密操作数生成器、所述六十四位解密操作数生成器以及所述一百二十八位解密操作数生成器依据所述外部解密密钥输入器所产生的外部解密密钥或所述内部解密密钥储存器密钥所储存的内部解密密钥分别生成解密操作数，所述解密操作数与所述加密序列经由所述第二逻辑运算器进行运算后获得所述数据封包。
3.如权利要求2所述的平行运算加解密系统，其特征在于，所述外部加密密钥输入器包括有加密密钥生成器以及加密控制器，所述加密密钥生成器依据所述外部密钥加密模式生成所述外部加密密钥，所述加密控制器依据所述外部密钥加密模式输出所述外部加密密钥；所述外部解密密钥输入器包括有解密密钥生成器以及解密控制器，所述解密密钥生成器依据所述外部密钥解密模式生成所述外部解密密钥，所述解密控制器依据所述外部密钥解密模式输出所述外部解密密钥。
4.如权利要求2所述的平行运算加解密系统，其特征在于，所述外部加密密钥输入器为加密输入控制器，所述加密输入控制器包括加密输入器以及加密控制器，所述加密输入器用于输入所述外部加密密钥，所述加密控制器依据所述外部密钥加密模式输出所述外部加密密钥；所述外部解密密钥输入器为解密输入控制器，所述解密输入控制器包括解密输入器以及解密控制器，所述解密输入器用于输入所述外部解密密钥，所述解密控制器依据所述外部密钥解密模式输出所述外部解密密钥。
5.如权利要求3或4所述的平行运算加解密系统，其特征在于，所述八位加密操作数生成器、所述一十六位加密操作数生成器、所述三十二位加密操作数生成器、所述六十四位加密操作数生成器以及所述一百二十八位加密操作数生成器分别包括有加密线性反馈移位寄存器以及一个或多个生成加密逻辑闸，所述加密线性反馈移位寄存器具有所述内部加密密钥或所述外部加密密钥，所述加密线性反馈移位寄存器将所述内部加密密钥或所述外部加密密钥的多个加密位抽头经由所述生成加密逻辑闸进行逻辑运算后获得所述加密操作数；所述八位解密操作数生成器、所述一十六位解密操作数生成器、所述三十二位解密操作数生成器、所述六十四位解密操作数生成器以及所述一百二十八位解密操作数生成器分别包括有解密线性反馈移位寄存器以及一个或多个生成解密逻辑闸，所述解密线性反馈移位寄存器具有所述内部解密密钥或所述外部解密密钥，所述解密线性反馈移位寄存器将所述内部解密密钥或所述外部解密密钥的多个解密位抽头经由所述生成解密逻辑闸进行逻辑运算后获得所述解密操作数。
6.如权利要求5所述的平行运算加解密系统，其特征在于，所述加密位抽头与所述解密位抽头的位数量为两个。
7.发送端装置，其特征在于，包括：
数据生成模块；以及
数据加密模块，所述数据加密模块包括加密密钥设定器以及五层平行加密器，所述加密密钥设定器包括有内部密钥加密模式以及外部密钥加密模式，所述加密密钥设定器用于选定所述内部密钥加密模式或所述外部密钥加密模式，所述数据加密模块自所述数据生成模块取得至少一个数据封包，经由所述五层平行加密器所选定的所述内部密钥加密模式或所述外部密钥加密模式对所述数据封包进行加密后输出加密序列。
8.如权利要求7所述的发送端装置，其特征在于，所述五层平行加密器包括八位加密操作数生成器、一十六位加密操作数生成器、三十二位加密操作数生成器、六十四位加密操作数生成器、一百二十八位加密操作数生成器、外部加密密钥输入器、内部加密密钥储存器以及第一逻辑运算器，其中，所述八位加密操作数生成器、所述一十六位加密操作数生成器、所述三十二位加密操作数生成器、所述六十四位加密操作数生成器以及所述一百二十八位加密操作数生成器依据所述外部加密密钥输入器所产生的外部加密密钥或所述内部加密密钥储存器所储存的内部加密密钥分别生成加密操作数，所述加密操作数与所述数据封包经由所述第一逻辑运算器进行运算后获得所述加密序列。
9.如权利要求8所述的发送端装置，其特征在于，所述外部加密密钥输入器包括有加密密钥生成器以及加密控制器，所述加密密钥生成器依据所述外部密钥加密模式生成所述外部加密密钥，所述加密控制器依据所述外部密钥加密模式输出所述外部加密密钥。
10.如权利要求8所述的发送端装置，其特征在于，所述外部加密密钥输入器为加密输入控制器，所述加密输入控制器包括加密输入器以及加密控制器，所述加密输入器用于输入所述外部加密密钥，所述加密控制器依据所述外部密钥加密模式输出所述外部加密密钥。
11.如权利要求9或10所述的发送端装置，其特征在于，所述八位加密操作数生成器、所述一十六位加密操作数生成器、所述三十二位加密操作数生成器、所述六十四位加密操作数生成器以及所述一百二十八位加密操作数生成器分别包括有加密线性反馈移位寄存器以及一个或多个生成加密逻辑闸，所述加密线性反馈移位寄存器具有所述内部加密密钥或所述外部加密密钥，所述加密线性反馈移位寄存器将所述内部加密密钥或所述外部加密密钥的多个加密位抽头经由所述生成加密逻辑闸进行逻辑运算后获得所述加密操作数。
12.如权利要求11所述的发送端装置，其特征在于，所述加密位抽头的位数量为两个。
13.接收端装置，其特征在于，包括：
数据目标模块；以及
数据解密模块，所述数据解密模块包括解密密钥设定器以及五层平行解密器，所述解密密钥设定器包括有内部密钥解密模式以及外部密钥解密模式，所述解密密钥设定器依据预设定或依据加密密钥设定器所选定的模式选定内部密钥解密模式或外部密钥解密模式，所述数据解密模块自发送端装置取得加密序列，经由所述五层平行解密器所选定的所述内部密钥解密模式或所述外部密钥解密模式对所述加密序列进行解密后输出还原后的数据封包至所述数据目标模块。
14.如权利要求13所述的接收端装置，其特征在于，所述五层平行解密器包括八位解密操作数生成器、一十六位解密操作数生成器、三十二位解密操作数生成器、六十四位解密操作数生成器、一百二十八位解密操作数生成器、外部解密密钥输入器、内部解密密钥储存器以及第二逻辑运算器，其中，所述八位解密操作数生成器、所述一十六位解密操作数生成器、所述三十二位解密操作数生成器、所述六十四位解密操作数生成器以及所述一百二十八位解密操作数生成器依据所述外部解密密钥输入器所产生的外部解密密钥或所述内部解密密钥储存器密钥所储存的内部解密密钥分别生成解密操作数，所述解密操作数与所述加密序列经由所述第二逻辑运算器进行运算后获得所述数据封包。
15.如权利要求14所述的接收端装置，其特征在于，所述外部解密密钥输入器包括有解密密钥生成器以及解密控制器，所述解密密钥生成器依据所述外部密钥解密模式生成所述外部解密密钥，所述解密控制器依据所述外部密钥解密模式输出所述外部解密密钥。
16.如权利要求14所述的接收端装置，其特征在于，所述外部解密密钥输入器为解密输入控制器，所述解密输入控制器包括解密输入器以及解密控制器，所述解密输入器用于输入所述外部解密密钥，所述解密控制器依据所述外部密钥解密模式输出所述外部解密密钥。
17.如权利要求15或16所述的接收端装置，其特征在于，所述八位解密操作数生成器、所述一十六位解密操作数生成器、所述三十二位解密操作数生成器、所述六十四位解密操作数生成器以及所述一百二十八位解密操作数生成器分别包括有解密线性反馈移位寄存器以及一个或多个生成解密逻辑闸，所述解密线性反馈移位寄存器具有所述内部解密密钥或所述外部解密密钥，所述解密线性反馈移位寄存器将所述内部解密密钥或所述外部解密密钥的多个解密位抽头经由所述生成解密逻辑闸进行逻辑运算后获得所述解密操作数。
18.如权利要求17所述的接收端装置，其特征在于，所述解密位抽头的位数量为两个。
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张月华等: "Rijndael算法三级子流水线结构的FPGA实现", 辽宁科技大学学报, vol. 32, no. 1, 28 February 2009 (2009-02-28) *

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