CN114428445A - 套刻误差量测方法和装置 - Google Patents
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Abstract
本申请涉及半导体集成电路制造技术领域，具体涉及一种套刻误差量测方法和装置。所述套刻误差量测方法包括以下步骤：提供半导体器件，所述半导体器件包括相邻的当前互连层和量测互连层，所述量测互连层位于所述当前互连层下；量测确定第一套刻误差，所述第一套刻误差为所述当前互连层相对于所述量测互连层的套刻误差；量测确定第二套刻误差，所述第二套刻误差为所述量测互连层的套刻误差；使得在所述第一套刻误差基础上叠加带有权重系数的第二套刻误差后，作为所述当前互连层的优化套刻误差。所述套刻误差量测装置用于执行该套刻误差量测方法。本申请提供的套刻误差量测方法和装置，可以解决相关技术中套刻误差量测不准确，容易造成返工的问题。
Description
技术领域
本申请涉及半导体集成电路制造技术领域，具体涉及一种套刻误差量测方法和装置。
背景技术
光刻机在工作时，逐一曝光完晶片上所有的场(field)，然后更换晶片，直至曝光完所有的晶片。对晶片进行的当前工艺处理结束后，更换掩模，在晶片上曝光第二层图形，也就是重复曝光。其中，第二层掩模曝光图形必须与第一层掩模曝光图形准确套叠在一起，称之为套刻。
在集成电路制造中，为了保证设计在上下两层的电路能可靠连接，通常需要保证第二层掩模曝光图形与第一层掩模曝光图形之间的套刻误差处于规定的范围内。
但是，相关技术量测的是上下两层之间的相对套刻误差，即当前层与下层之间的相对套刻误差，然而忽略了当前层的套刻误差还会受到下层的影响，容易造成套刻误差量测不准确，容易造成返工的问题。
发明内容
本申请提供了一种套刻误差量测方法和装置，可以解决相关技术中套刻误差量测不准确，容易造成返工的问题。
为了解决背景技术中所述的技术问题，本申请的第一方面提供一种套刻误差量测方法，所述套刻误差量测方法包括以下步骤：
提供半导体器件，所述半导体器件包括相邻的当前互连层和量测互连层，所述量测互连层位于所述当前互连层下；
量测确定第一套刻误差，所述第一套刻误差为所述当前互连层相对于所述量测互连层的套刻误差；
量测确定第二套刻误差，所述第二套刻误差为所述量测互连层的套刻误差；
使得在所述第一套刻误差基础上叠加带有权重系数的第二套刻误差后，作为所述当前互连层的优化套刻误差。
可选地，所述提供半导体器件，所述半导体器件包括相邻的当前互连层和量测互连层，所述量测互连层位于所述当前互连层下步骤中的所述半导体器件，还包括对位互连层，所述对位互连层位于所述当前互连层下。
可选地，所述量测确定第二套刻误差，所述第二套刻误差为所述量测互连层的套刻误差步骤中的所述第二套刻误差为所述量测互连层相对于所述对位互连层的套刻误差。
可选地，所述量测确定第二套刻误差，所述第二套刻误差为所述量测互连层相对于所述对位互连层的套刻误差的步骤，包括：
确定所述量测互连层中的对准标记在所述半导体器件中的位置信息，以及确定所述对位互连层中的对准标记在所述半导体器件中的位置信息；
计算所述量测互连层中的对准标记在所述半导体器件中的位置信息，与所述对位互连层中的对准标记在所述半导体器件中的位置信息之间的偏差；
以所述偏差作为第二套刻误差。
可选地，所述使得在所述第一套刻误差基础上叠加带有权重系数的第二套刻误差后，作为所述当前互连层的优化套刻误差的步骤，包括：
基于计算公式：优化套刻误差＝第一套刻误差+第二套刻误差×权重系数，计算得到所述优化套刻误差。
可选地，所述权重系数的范围为0至1之间的任意值。
可选地，所述量测确定第一套刻误差，所述第一套刻误差为所述当前互连层相对于所述量测互连层的套刻误差的步骤，包括：
确定所述当前互连层中的对准标记在所述半导体器件中的位置信息，以及确定所述量测互连层中的对准标记在所述半导体器件中的位置信息；
计算所述当前互连层中的对准标记在所述半导体器件中的位置信息，与所述量测互连层中的对准标记在所述半导体器件中的位置信息之间的偏差；
以所述偏差作为第一套刻误差。
为了解决背景技术中所述的技术问题，本申请的第二方面提供一种套刻误差量测装置，所述套刻误差量测装置用于执行如本申请第一方面所述的套刻误差量测方法。
本申请技术方案，至少包括如下优点：本申请通过提供半导体器件，量测确定第一套刻误差，所述第一套刻误差为所述当前互连层相对于所述量测互连层的套刻误差，量测确定第二套刻误差，所述第二套刻误差为所述量测互连层的套刻误差，使得在所述第一套刻误差基础上叠加带有权重系数的第二套刻误差后，作为所述当前互连层的优化套刻误差，能够在优化当前互连层的套刻误差过程中，考虑量测互连层套刻误差的影响，提高套刻误差量测的准确性，降低返工率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请一实施例提供的套刻误差量测方法的流程图；
图2示出了步骤S11所提供的半导体器件剖视结构示意图；
图3示出了当前互连层的对准标记示意图；
图4示出了量测互连层的对准标记示意图；
图5示出了对位互连层的对准标记和当前互连层的对准标记的相对位置关系示意图；
图6示出了对位互连层的对准标记和量测互连层的对准标记的相对位置关系示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1示出了本申请一实施例提供的套刻误差量测方法的流程图，从图1中可以看出，该套刻误差量测方法包括以下依次执行的步骤：
步骤S11：提供半导体器件，所述半导体器件包括相邻的当前互连层和量测互连层，所述量测互连层位于所述当前互连层下。
参照图2，其示出了步骤S11所提供的半导体器件剖视结构示意图，从图2中可以看出，该半导体器件100包括相邻的当前互连层110和量测互连层120，该量测互连层120位于当前互连层110下，该当前互连层110中形成有第一接触孔111，该量测互连层120中形成有金属互连结构121。该当前互连层110和量测互连层120中还设有对准标记(图2中未示出)。
图3示出了当前互连层110的对准标记示意图，当前互连层110中的对准标记为当前层对准标记210，图4示意出了量测互连层120的对准标记示意图，量测互连层120中的对准标记为量测层对准标记220。理想状态下，量测层对准标记220与当前层对准标记210完全重合。
步骤S12：量测确定第一套刻误差，所述第一套刻误差为所述当前互连层相对于所述量测互连层的套刻误差。
该第一套刻误差能够衡量当前互连层110中的第一接触孔111，与量测互连层120中的金属互连结构121之间的相对位置偏差。
在量测确定第一套刻误差时，可以先确定当前互连层110中的对准标记在所述半导体器件100中的位置信息，以及确定量测互连层120中的对准标记在所述半导体器件100中的位置信息，再计算当前互连层110中的对准标记在所述半导体器件100中的位置信息，与量测互连层120中的对准标记在所述半导体器件100中的位置信息之间，沿X方向和Y方向的偏差，以该偏差作为第一套刻误差。
步骤S13：量测确定第二套刻误差，所述第二套刻误差为所述量测互连层的套刻误差。
示例性地，继续参照图1，该半导体器件100中还包括对位互连层130，该对位互连层130中形成有第二接触孔131，该对位互连层130中还形成对准标记(图2中未示出)。
图5示出了对位互连层130的对准标记和当前互连层110的对准标记的相对位置关系示意图。对位互连层130中的对准标记为对位层对准标记230，当前互连层110中的对准标记为当前层对准标记210，从图5中可看出该当前层对准标记210位于对位层对准标记230的内侧。
图6示出了对位互连层130的对准标记和量测互连层120的对准标记的相对位置关系示意图。对位互连层130中的对准标记为对位层对准标记230，量测互连层120中的对准标记为量测层对准标记220，从图5中可看出该量测层对准标记220位于对位层对准标记230的内侧。
理想情况下，量测层对准标记220与当前层对准标记210重合。
该第二套刻误差为该量测互连层120相对于该对位互连层130的套刻误差，能够衡量该量测互连层120中的金属互连结构121，与对位互连层130中的第二接触孔131之间的相对位置偏差。
示例性地，在量测第二套刻误差时，可以先确定量测互连层120中的对准标记在所述半导体器件100中的位置信息，以及确定对位互连层130中的对准标记在所述半导体器件100中的位置信息，再计算量测互连层120中的对准标记在所述半导体器件100中的位置信息，与对位互连层130中的对准标记在所述半导体器件100中的位置信息之间，沿X方向和Y方向的偏差，以该偏差作为第二套刻误差。
步骤S14：使得在所述第一套刻误差基础上叠加带有权重系数的第二套刻误差后，作为所述当前互连层的优化套刻误差。
本实施例中，步骤S14可以基于计算公式：优化套刻误差＝第一套刻误差+第二套刻误差×权重系数，计算得到所述优化套刻误差。其中，权重系数的范围为0至1之间的任意值。
本申请还提供一种套刻误差量测装置，该套刻误差量测装置用于执行如图1和图2所示的套刻误差量测方法。
本申请通过提供半导体器件，量测确定第一套刻误差，所述第一套刻误差为所述当前互连层相对于所述量测互连层的套刻误差，量测确定第二套刻误差，所述第二套刻误差为所述量测互连层的套刻误差，使得在所述第一套刻误差基础上叠加带有权重系数的第二套刻误差后，作为所述当前互连层的优化套刻误差，能够在优化当前互连层的套刻误差过程中，考虑量测互连层套刻误差的影响，提高套刻误差量测的准确性，降低返工率。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种套刻误差量测方法，其特征在于，所述套刻误差量测方法包括以下步骤：
提供半导体器件，所述半导体器件包括相邻的当前互连层和量测互连层，所述量测互连层位于所述当前互连层下；
量测确定第一套刻误差，所述第一套刻误差为所述当前互连层相对于所述量测互连层的套刻误差；
量测确定第二套刻误差，所述第二套刻误差为所述量测互连层的套刻误差；
使得在所述第一套刻误差基础上叠加带有权重系数的第二套刻误差后，作为所述当前互连层的优化套刻误差。
2.如权利要求1所述的套刻误差量测方法，其特征在于，所述提供半导体器件，所述半导体器件包括相邻的当前互连层和量测互连层，所述量测互连层位于所述当前互连层下步骤中的所述半导体器件，还包括对位互连层，所述对位互连层位于所述当前互连层下。
3.如权利要求2所述的套刻误差量测方法，其特征在于，所述量测确定第二套刻误差，所述第二套刻误差为所述量测互连层的套刻误差步骤中的所述第二套刻误差为所述量测互连层相对于所述对位互连层的套刻误差。
4.如权利要求3所述的套刻误差量测方法，其特征在于，所述量测确定第二套刻误差，所述第二套刻误差为所述量测互连层相对于所述对位互连层的套刻误差的步骤，包括：
确定所述量测互连层中的对准标记在所述半导体器件中的位置信息，以及确定所述对位互连层中的对准标记在所述半导体器件中的位置信息；
计算所述量测互连层中的对准标记在所述半导体器件中的位置信息，与所述对位互连层中的对准标记在所述半导体器件中的位置信息之间的偏差；
以所述偏差作为第二套刻误差。
5.如权利要求1所述的套刻误差量测方法，其特征在于，所述使得在所述第一套刻误差基础上叠加带有权重系数的第二套刻误差后，作为所述当前互连层的优化套刻误差的步骤，包括：
基于计算公式：优化套刻误差＝第一套刻误差+第二套刻误差×权重系数，计算得到所述优化套刻误差。
6.如权利要求4所述的套刻误差量测方法，其特征在于，所述权重系数的范围为0至1之间的任意值。
7.如权利要求1所述的套刻误差量测方法，其特征在于，所述量测确定第一套刻误差，所述第一套刻误差为所述当前互连层相对于所述量测互连层的套刻误差的步骤，包括：
确定所述当前互连层中的对准标记在所述半导体器件中的位置信息，以及确定所述量测互连层中的对准标记在所述半导体器件中的位置信息；
计算所述当前互连层中的对准标记在所述半导体器件中的位置信息，与所述量测互连层中的对准标记在所述半导体器件中的位置信息之间的偏差；
以所述偏差作为第一套刻误差。
8.一种套刻误差量测装置，其特征在于，所述套刻误差量测装置用于执行如权利要求1至7中任意一项所述的套刻误差量测方法。
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