CN114402428A - 通过从线切割电介质的过孔掩模的选择性生长来在线端部放置顶部过孔 - Google Patents

通过从线切割电介质的过孔掩模的选择性生长来在线端部放置顶部过孔 Download PDF

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Abstract

本发明的实施例涉及用于在互连结构(100)的线端部放置自对准顶部过孔(802)的制造方法和所得结构。在本发明的非限制性实施例中，在互连结构(100)的金属化层中形成线特征(102)。线特征(102)可以包括线硬掩模(104)。在线特征(102)中形成沟槽(106)以暴露线特征(102)的线末端。用主体材料(202)填充沟槽(106)，并且在线特征(102)的第一线端部上形成生长抑制物(402)。在线特征(102)的第二线路端部上形成过孔掩模(602)。过孔掩模(602)可以选择性地生长在主体材料(202)的暴露表面上。未被该过孔掩模(602)覆盖的线路特征(102)的部分被凹陷以在第二线端部限定自对准顶部过孔(802)。

Description

通过从线切割电介质的过孔掩模的选择性生长来在线端部放 置顶部过孔
技术领域
本发明一般涉及半导体器件的制造方法和所得结构，更具体地，涉及用于通过从线切割电介质来选择性生长过孔掩模而在互连结构的线端放置自对准顶部过孔的制造方法和所得结构。
背景技术
非常大规模集成(VLSI)或超大规模集成(ULSI)电路的制造需要制造复杂的互连结构，包括将半导体芯片中的各个器件彼此连接的金属布线。通常，布线互连网络由用作电导体的两种类型的特征组成，即，跨越芯片一段距离的线特征，以及连接不同层级中的线的过孔特征。导电金属线和过孔由导电材料制成，例如铝或铜，并且通过层间电介质(ILD)电绝缘。在多层互连结构中，金属化层被称为“M”层(例如，M1层、M2层等)，而“V”层表示位于相邻M层之间的过孔(例如，V1位于M1和M2层之间)。
为了增加芯片上可以提供的电路的数量，半导体工业已经反复地缩小了晶体管栅极长度和芯片尺寸。结果，形成金属电路的互连结构也缩小了。随着集成电路(IC)特征尺寸持续减小，诸如过孔的特征的纵横比(即，高度/深度与宽度的比)通常增加，从而使制造工艺复杂化。在日益变小的晶片覆盖区内制造导电互连层和高纵横比过孔的复杂结构是半导体IC制造的最过程密集和成本敏感的部分之一。
发明内容
本发明的实施例涉及一种用于在互连结构的线端部处形成自对准顶部过孔的方法。该方法的非限制性示例包括在互连结构的金属化层中形成线特征。线特征可以包括线硬掩模。在线特征中形成沟槽以暴露线特征的线端部。用主体材料填充沟槽，并且在线特征的第一线端部上形成生长抑制物。在线特征的第二线端部上形成过孔掩模。过孔掩模可以选择性地生长在主体材料的暴露表面上。未被该过孔掩模覆盖的线特征的部分被凹陷，以在该第二线端部处限定自对准顶部过孔。
本发明的实施例涉及一种用于在互连结构的线端部处形成自对准顶部过孔的方法。该方法的非限制性实例包括在金属化层中形成线特征。线特征可以包括两个或更多个线端部。在第一线端部和第二线端部之间的区域填充有基质材料，并且生长抑制物形成在第一线端部上。在主体材料的暴露表面上选择性地生长过孔掩模。未被该过孔掩模覆盖的该线路特征的部分被凹陷，以在该第二线端部处限定自对准顶部过孔。
本发明的实施例涉及一种半导体结构。半导体器件的非限制性示例包括互连结构的金属化层中的线特征。多个自对准顶部过孔形成在线特征的线端部。自对准顶部过孔包括相同的临界尺寸。临界尺寸不受光刻变化的影响。
本发明的实施例涉及一种半导体结构。半导体器件的非限制性示例包括互连结构的金属化层中的线特征。线特征包括第一线端部和第二线端部。沟槽与线特征的第一线端部相邻。沟槽包括主体材料。第一顶部过孔形成在线特征的第一线端处。第一顶部过孔包括第一临界尺寸。第二顶部过孔形成在线特征的第二线端处。第二顶部过孔包括第一临界尺寸。第一临界尺寸不受光刻变化的影响。
通过本发明的技术实现了额外的技术特征和益处。本发明的实施例和方面在本文中详细描述，并且被认为是所要求保护的主题的一部分。为了更好地理解，参考详细描述和附图。
附图说明
在说明书的结尾处的权利要求中特别指出并清楚地要求了本文描述的专有权的细节。从下面结合附图的详细描述中，本发明的实施例的前述和其它特征和优点将变得显而易见，其中：
图1示出了根据本发明的一个或多个实施例的在初始的一组处理操作之后的半导体结构的截面图；
图2示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图3示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图4示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图5示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图6示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图7示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图8示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图9示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图10示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图11示出了根据本发明的一个或多个实施例的在附加处理操作之后的半导体结构的截面图；
图12描绘了示出根据本发明的一个或多个实施例的方法的流程图；以及
图13描述了示出根据本发明的一个或多个实施例的方法的流程图。
这里描述的图是说明性的。在不脱离本发明的精神的情况下，可以对其中描述的图或操作进行许多变化。例如，可以以不同的顺序执行动作，或者可以添加、删除或修改动作。
在附图和以下对本发明的所述实施例的详细描述中，附图中所示的各种元件具有两位或三位参考数字。除了次要的例外，每个参考数字的最左边的数字对应于其中首先示出其元件的图。
具体实施方式
预先理解，尽管结合特定晶体管架构描述了本发明的示例实施例，但是本发明的实施例不限于本说明书中描述的特定晶体管架构或材料。相反，本发明的实施例能够结合现在已知或以后开发的任何其它类型的晶体管架构或材料来实现。
为了简洁起见，在此可能详细描述或可能不详细描述与半导体器件和集成电路(IC)制造有关的常规技术。此外，本文所述的各种任务和过程步骤可并入具有本文未详细描述的额外步骤或功能性的更综合程序或过程中。特别是，半导体器件和基于半导体的IC的制造中的各种步骤是公知的，因此为了简洁起见，许多传统步骤将在此仅简要提及或将被完全省略而不提供公知的工艺细节。
现在转到与本发明的方面更具体相关的技术的概述，IC在一系列阶段中制造，包括前端制程(FEOL)阶段、中段制程(MOL)阶段和后端制程(BEOL)阶段。制造现代IC的工艺流程通常根据工艺流程是落在FEOL阶段、MOL阶段还是BEOL阶段来确定。通常，FEOL阶段是在半导体衬底/晶片中构图器件元件(例如，晶体管、电容器、电阻器等)的地方。FEOL阶段工艺包括晶片制备、隔离、栅极图案化以及阱、源极/漏极(S/D)区、延伸结、硅化物区和衬里的形成。MOL阶段通常包括用于形成接触(例如CA)和通信地耦合到器件元件的有源区(例如栅极、源极和漏极)的其他结构的工艺流程。例如，在MOL阶段期间可以发生源极/漏极区的硅化以及金属接触的沉积，以连接在FEOL阶段期间构图的元件。在BEOL阶段期间，在这些逻辑层和功能层上方形成互连层(例如，金属化层)，以完成IC。大多数IC需要多于一层的导线来形成所有必要的连接，并且在BEOL工艺中添加多达5-12层。各个BEOL层通过从一层耦合到另一层的过孔互连。
绝缘介电材料被用于IC的所有层中以执行各种功能，包括稳定IC结构和提供IC元件的电隔离。例如，IC的BEOL区域中的金属互连导线通过电介质层隔离，以防止导线与其它金属层产生短路。
半导体器件的持续按比例缩小已导致挑战性的制造要求，尤其是在制造更小的金属化层时。已经采用结合了相移和光学邻近校正的先进掩模，以努力满足这些缩放要求。然而，这些技术易受互连结构中的特征之间的重叠误差的影响，这可能导致最终器件中的可靠性问题。由于掩模总是变得与下层结构未对准，因此在光刻工艺期间未对准会导致重叠误差。虽然可通过重做光刻操作来减轻重叠误差，但一定程度的重叠误差是不可避免的，从而导致金属化层之间的特征不对准。
制造先进金属化层的挑战之一是难以在线末端形成均匀的过孔(所谓的顶部过孔)而过孔临界尺寸(CD)没有任何变化。特征(互连线、接触、过孔、沟槽等)的CD是指可以形成的特征的最小几何尺寸(例如，对于过孔，CD是指过孔宽度)。如果使用光刻来完成过孔与线特征的对准，由于前面讨论的光刻限制，尤其难以实现过孔CD均匀性。特别地，有限的覆盖偏移(未对准)可能导致过孔从目标线端移开或被线端切断，从而导致过孔中的CD减小。由于过孔到过孔的覆盖偏移不是完全相同的(一些将从它们各自的目标线移开，而其它的将被截止不同的量)，所以过孔CD中的变化是常见的。
现在转到本发明的各方面的概述，本发明的一个或多个实施例通过提供一种新的半导体结构和一种用于通过利用(leveraging)过孔掩模从线切割电介质的选择性生长而在线端放置自对准顶部过孔的方法来解决现有技术的上述缺点。
在本发明的一些实施例中，使用光刻和蚀刻来先切割线特征(金属线和线硬掩模)。然后用为随后的选择性生长工艺选择的主体材料(host material)填充切口。该主体材料进一步选择为非电介质的并且是湿法(wets)可移除的(例如TiN或TiOx)。如本文所用，“湿法可移除”材料是指可使用湿法蚀刻移除的材料。使用光刻构图的掩模来覆盖在一个或两个线末端具有过孔的线，并且将生长抑制物施加到由掩模曝光的线。生长抑制物接枝(graft)在暴露的电介质上，但不接枝在主体材料(例如，含金属的切割填充材料)上，使主体材料的表面暴露。在暴露的主体材料上形成(沉积)选择性生长的过孔掩模。
过孔掩模可以是金属或电介质(取决于主体材料，例如TaN、TiN、Ta、Ti、W等)，其使用选择为以特定过孔尺寸为目标的精确数量的生长周期而生长。生长抑制物将防止过孔掩模材料在不需要过孔的线路端生长。移除生长抑制物，且使线对于过孔掩模具有选择性地凹进(例如，蚀刻)以在一个或一个以上线端部处形成自对准顶部过孔。然后去除过孔掩模、线硬掩模和主体材料，并用电介质代替。
有利地，以这种方式使用过孔掩模的选择性生长而形成的过孔可以自对准到金属线的一端或两端。避免了否则将由光刻对准过孔与先前形成的线切割而引起的过孔CD变化。相反，在每个线末端的过孔CD由过孔掩模的横向生长量控制，其可以使用精确数量的生长周期很好地控制以瞄准特定的过孔尺寸。这极大地提高了顶部过孔的制造精度，甚至允许顶部过孔在线的最末端(使用常规光刻不可能实现)。换句话说，本发明提供具有不变过孔宽度(不变临界尺寸，其不经受光刻变化)的顶部过孔。
现在转到本发明的各方面的更详细描述，图1-11示出了根据本发明的一个或多个实施例的在初始的一组制造操作之后的互连结构100的截面图。在图1中，已知的制造操作已经用于形成互连结构100，使得其包括如所示配置和布置的线特征102、线硬掩模104和沟槽106。虽然为了便于讨论而未示出，但是线特征102可以是互连结构的金属化层中的许多线中的一个。这里关于线特征102描述的工艺可以用于在这些金属化层的任何一个中产生自对准过孔。
在本发明的一些实施例中，线特征102包括使用已知的BEOL工艺形成或沉积在金属化层的沟槽中的导电材料。在本发明的一些实施例中，线特征102被过度填充到沟槽(未示出)的表面上方，形成可使用例如化学机械平坦化(CMP)工艺去除的盖层(overburden)。线特征102可以由任何合适的导电材料制成，例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铂)、其合金(例如AlCu、CuMn、CuTi等)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、硅化钴、硅化镍)、导电碳或这些材料的任何合适的组合。在本发明的一些实施例中，线特征102是钌线。线特征102可以使用例如CVD、PECVD、PVD、溅射、电镀、化学溶液沉积和无电镀来形成或沉积。
在本发明的一些实施例中，线硬掩模104沉积或形成在线特征102的顶表面上。可以使用任何适当的工艺来形成线硬掩模104，例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、有限反应处理CVD(LRPCVD)、原子层沉积(ALD)、可流动CVD、旋涂电介质、物理气相沉积(PVD)、分子束外延(MBE)、化学溶液沉积、旋涂电介质或其它类似工艺。线硬掩模104可以由任何合适的电介质材料制成，例如低k电介质、氮化物、氮化硅、氧化硅、SiON、SiC、SiOCN或SiBCN。在本发明的一些实施例中，线硬掩模104是氮化硅或氧化硅硬掩模。在本发明的一些实施例中，形成厚度为约10nm至约60nm，例如30nm的线硬掩模104，尽管其它厚度也在本发明的预期范围内。
在本发明的一些实施例中，在多个线特征(包括线特征102)上方形成线硬掩模104。在本发明的一些实施例中，线硬掩模104在所有线特征上由相同材料形成。在本发明的一些实施例中，偶数和奇数线特征可以包括用于线硬掩模104的相同或不同的材料。例如，偶数线可以包括SiN，奇数线可以包括SiOx/SoG，反之亦然。
如图1进一步所示，可以使用光刻工艺去除(切割或图案化)线特征102和线硬掩模104的部分，以形成一个或多个沟槽106。在本发明的一些实施例中，使用湿法蚀刻、干法蚀刻或连续的湿法和/或干法蚀刻的组合来去除线特征102和线硬掩模104的部分。在本发明的一些实施例中，使用反应离子蚀刻(RIE)去除线特征102和线硬掩模104的部分。沟槽106的定位(线切割)限定了线特征102的一个或多个线端部。如本文所使用的，线端部指的是线特征的直接与切口(例如，沟槽106)相邻的部分(侧壁)。
图2示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，沟槽106填充有主体材料202。如前所述，可以选择基质材料以提供用于随后的选择性生长工艺的合适表面(图6)。
在本发明的一些实施例中，主体材料202进一步选择为非电介质的并且是湿法可移除的。在本发明的一些实施例中，主体材料202包括TiN、TiOx、TaN等。在本发明的一些实施例中，在线硬掩模104的表面上方填满主体材料202，从而形成可使用(例如)CMP来移除的盖层。可使用例如CVD、PECVD、PVD、溅射、电镀、化学溶液沉积和无电镀在沟槽106中形成或沉积主体材料202。
图3示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，光刻构图的掩模302形成在线硬掩模104上。在本发明的一些实施例中，光刻构图的掩模302被构图以仅覆盖靠近期望过孔的线端的线特征102的部分。
图4示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，生长抑制物402形成在通过光刻构图的掩模302而暴露的线硬掩模104的部分上。在本发明的一些实施例中，选择生长抑制物材料，使得生长抑制物402仅形成在暴露的电介质上。换句话说，生长抑制物402可以选择性地形成在线硬掩模104的暴露部分上。在本发明的一些实施例中，主体材料202是非介电材料，并且生长抑制物402使主体材料202的表面暴露。
在本发明的一些实施例中，生长抑制物402将在旋涂工艺期间接枝到线硬掩模104的表面上。不结合到金属表面但可以沉积到电介质上的材料的例子包括自组装单层(例如，碳链C6-C-18)或设计为具有羟基或胺官能团的聚合物刷材料(具有1-10k的分子量)。
图5示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，去除光刻构图的掩模302以暴露线硬掩模104的表面。
在本发明的一些实施例中，使用湿法蚀刻、干法蚀刻、顺序的湿法和/或干法蚀刻的组合、或光刻剥离工艺来去除光刻构图的掩模302。在本发明的一些实施例中，相对于生长抑制物402、线硬掩模104和/或主体材料202，选择性地去除光刻构图的掩模302。
图6示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，在主体材料202的暴露表面上形成(沉积)过孔掩模602。在本发明的一些实施例中，过孔掩模602可以是使用选择为以特定过孔尺寸为目标的精确数量的生长周期而生长的金属或介电材料。
在本发明的一些实施例中，过孔掩模602可包括不会在生长抑制物402上生长的材料。在本发明的一些实施例中，过孔掩模602可包括经选择的材料，使得过孔掩模602将在主体材料202上生长，但不在生长抑制物402上生长。取决于主体材料202，这样的材料可以包括TaN、TiN、Ta、Ti、W等。以这种方式，生长抑制物402将防止过孔掩模602形成在不需要过孔的线端部处。
图7示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，生长抑制物402被去除以暴露线硬掩模104的表面。
在本发明的一些实施例中，使用湿法蚀刻、干法蚀刻、顺序的湿法和/或干法蚀刻的组合、剥离工艺或灰化工艺来去除生长抑制物402。在本发明的一些实施例中，生长抑制物402相对于过孔掩模602、线硬掩模104和/或主体材料202被选择性地去除。在本发明的一些实施方式中，使用O2/N2-H2灰来选择性除去生长抑制物402。
图8示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，使线特征102和线硬掩模104的未被过孔掩模602覆盖的部分凹陷，以在允许形成过孔掩模602的线末端(即，如参考图5和6所讨论的未被生长抑制器402阻挡的地方)形成一个或多个自对准顶部过孔802。
有利地，通过使线特征102的表面相对于过孔掩模602而选择性地凹陷，形成顶部过孔802。结果，在线端部可以形成任意高的纵横比(定义为高宽比，或H/W)的顶部过孔，而不会引起临界尺寸变化。纵横比的范围可以从几乎为零(非常宽的过孔)到5或甚至10或更大(非常高的过孔到具有相对小宽度的非常高的过孔)。
图9示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，去除过孔掩模602以暴露线硬掩模104的表面和主体材料202的表面。在本发明的一些实施例中，使用湿法蚀刻、干法蚀刻、顺序的湿法和/或干法蚀刻的组合、剥离工艺或灰化工艺来去除过孔掩模602。在本发明的一些实施例中，对于线硬掩模104、线特征102和/或主体材料202，选择性地去除过孔掩模602。
图10示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，去除线硬掩模104以暴露顶部过孔802的表面。在本发明的一些实施例中，使用湿法蚀刻、干法蚀刻、顺序的湿法和/或干法蚀刻的组合来去除线硬掩模104。在本发明的一些实施例中，对线特征102选择性地去除线硬掩模104。
在本发明的一些实施例中，主体材料202保留在互连结构100中。然而，如图10所示，在本发明的一些实施例中，主体材料202与最终产品不相容，并且被可选地去除。在本发明的一些实施例中，使用湿法蚀刻、干法蚀刻、顺序的湿法和/或干法蚀刻的组合、剥离工艺或灰化工艺来去除主体材料202。在本发明的一些实施例中，对于线特征102选择性地去除主体材料202。
图11示出了根据本发明的一个或多个实施例的互连结构100在处理操作之后的截面图。在本发明的一些实施例中，可以在互连结构100上形成层间电介质1102。层间电介质1102用作互连结构100的线和过孔的隔离结构。层间电介质1102可以由任何合适的电介质材料制成，例如低k电介质(具有相对于二氧化硅的小的介电常数，即小于约3.9的材料)、超低k电介质(具有小于3的介电常数的材料)、多孔硅酸盐、碳掺杂氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅(SiC)或其他电介质材料。可以使用形成层间电介质1102的任何已知方式，例如CVD、PECVD、ALD、可流动CVD、旋涂电介质或PVD。在本发明的一些实施例中，在顶部过孔802的顶表面上方形成层间电介质1102，然后使用例如CMP将其平坦化到顶部过孔802的表面。
图12描述了根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图1200。如方框1202所示，在互连结构的金属化层中形成线特征。在本发明的一些实施例中，线特征包括线硬掩模。在本发明的一些实施例中，线特征包括金属线。
在方框1204处，在线特征中形成沟槽以暴露线特征的线端部。在本发明的一些实施例中，形成沟槽包括使用蚀刻去除线特征的部分。
在框1206处，用主体材料填充沟槽。在本发明的一些实施方案中，基于过孔掩模来选择主体材料(步骤1210)以确保过孔掩模可以在主体材料的表面上选择性地生长。在本发明的一些实施方式中，所述主体材料还选择为包括湿法(wets)可除去非介电材料。在本发明的一些实施例中，所述主体材料包括氮化钛或氧化钛。
在框1208处，生长抑制物形成在线特征的第一线端上。在本发明的一些实施例中，生长抑制物防止过孔掩模在第一线端生长。
在框1210处，在线特征的第二线端上形成过孔掩模。在本发明的一些实施例中，过孔掩模选择性地生长在主体材料的暴露表面上。在本发明的一些实施例中，使用选择的多个生长周期来生长过孔掩模，以便以预定的顶部过孔尺寸为目标。
在方框1212，使未被过孔掩模覆盖的线特征的部分凹陷，以在第二线端限定自对准顶部过孔。在本发明的一些实施例中，线特征是凹陷的，使得顶部过孔的侧壁与第二线路末端的侧壁共面。在本发明的一些实施例中，多个顶部过孔形成在线特征的相应多个线端上。在本发明的一些实施例中，每个顶部过孔包括与相应的线端部共面的侧壁。在本发明的一些实施例中，一个或多个顶部过孔位于它们各自的线端部之上，使得它们的三个平面共面。换句话说，两个相对的侧壁和对应于顶部过孔的端壁的表面可以与相对的侧壁和线路末端的端壁共面。
该方法可以进一步包括在该线硬掩模之上形成光刻掩模。光刻掩模可以被构图以暴露第一线端。在本发明的一些实施例中，生长抑制物形成在暴露的第一线端部上。在本发明的一些实施例中，生长抑制物接枝到线硬掩模的表面，但不接枝到主体材料的表面，从而使主体材料的表面暴露。
在本发明的一些实施例中，用层间电介质代替过孔掩模、线硬掩模和主体材料。在本发明的一些实施例中，在使线特征的部分凹陷之前去除生长抑制物。
图13描述了根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图1300。如方块1302所示，在金属化层中形成线特征。在本发明的一些实施例中，线特征包括两个或更多个线端部。在方框1304处，用主体材料填充第一线端部与第二线端部之间的区域。
在框1306处，在第一线端部上方形成生长抑制物。在本发明的一些实施方案中，生长抑制物包括自组装单层。在本发明的一些实施方案中，自组装单层包括C6-C18碳链。在本发明的一些实施方案中，生长抑制物包括分子量为约1至约10,000的聚合物。在本发明的一些实施方案中，聚合物包括羟基或胺官能团。
在框1308处，在主体材料的暴露表面上方选择性地生长过孔掩模。在方框1310处，使未被过孔掩模覆盖的线特征的部分凹陷，以在第二线端部处限定自对准顶部过孔。
本文所述的方法和所得结构可用于制造IC芯片。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸芯片或以封装形式分发所得到的IC芯片。在后一种情况下，芯片被安装在单个芯片封装(例如塑料载体，具有被固定到母板或其它更高级载体的引线)中或多芯片封装(例如陶瓷载体，具有表面互连或掩埋互连中的一种或两种)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成，作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以是包括IC芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
在此参考相关附图描述本发明的各种实施例。在不脱离本发明的范围的情况下，可以设计出替代实施例。尽管在以下描述和附图中阐述了元件之间的各种连接和位置关系(例如上方、下方、相邻等)，但是本领域技术人员将认识到，当即使改变了取向也保持了所描述的功能时，本文描述的许多位置关系是与取向无关的。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明并不旨在在这方面进行限制。类似地，术语“耦合”及其变型描述了在两个元件之间具有通信路径，并且不暗示元件之间的直接连接，而在它们之间没有中间元件/连接。所有这些变化都被认为是说明书的一部分。因此，实体的偶合可以指直接或间接偶合，并且实体之间的位置关系可以是直接或间接位置关系。作为间接位置关系的一个例子，本说明书中提到在层“B”上形成层“A”包括这样的情况，其中一个或多个中间层(例如层“C”)在层“A”和层“B”之间，只要层“A”和层“B”的相关特性和功能基本上不被中间层改变。
以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包含”、“包括”、“具有”、“含有”或其任何其它变型旨在涵盖非排他性的包括。例如，包括一系列要素的组合物、混合物、工艺、方法、制品或装置不一定仅限于那些要素，而是可以包括未明确列出的或此类组合物、混合物、工艺、方法、制品或装置固有的其他要素。
另外，术语“示例性”在本文中用于表示“用作示例、实例或说明”。在此描述为“示例性”的任何实施例或设计不一定被解释为比其它实施例或设计更优选或有利。术语“至少一个”和“一个或多个”被理解为包括大于或等于一的任何整数，即一、二、三、四等。术语“多个”应理解为包括大于或等于二的任何整数，即二、三、四、五等。术语“连接”可以包括间接“连接”和直接“连接”。
说明书中对”一个实施例”、“一实施例”、“一示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以包括或者可以不包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，认为结合其它实施例来影响这种特征、结构或特性是在本领域技术人员的知识范围内的，而不管是否明确描述。
为了下文描述的目的，术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应涉及所描述的结构和方法，如附图中所定向的。术语“覆盖”、“在顶部上”、“在顶上”、“定位在……上”或“定位在……顶部上”表示第一元件(例如第一结构)存在于第二元件(例如第二结构)上，其中中间元件例如界面结构可存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。
为了便于描述，在此使用空间相对术语，例如“之下”、“下方”、“上方”、“上”等，以描述如附图中所示的一个元件或特征与另一个元件或特征的关系。应当理解，空间相对术语旨在包括除了图中所示的取向之外的设备在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将被定向为在其它元件或特征“上方”。因此，术语“下方”可以包括上方和下方的取向。该装置可以以其它方式定向(例如，旋转90度或处于其它定向)，并且本文所用的空间相对描述符应相应地进行解释。
术语“约”、“基本上”、“大约”及其变体旨在包括与基于提交本申请时可用的设备的特定量的测量相关联的误差度。例如，“约”可以包括给定值的±8％或5％或2％的范围。
短语“对……具有选择性”，例如，“第一元件对第二元件具有选择性”是指第一元件可以被蚀刻，而第二元件可以充当蚀刻停止层。
术语“保形”(例如，保形层或保形沉积)意味着层的厚度在所有表面上基本相同，或厚度变化小于层的标称厚度的15％。
术语“外延生长和/或沉积”和“外延形成和/或生长”是指在另一种半导体材料(晶体材料)的沉积表面上生长半导体材料(晶体材料)，其中生长的半导体材料(晶体覆盖层)具有与沉积表面的半导体材料(晶种材料)基本相同的晶体特性。在外延沉积工艺中，可以控制由源气体提供的化学反应物，并且可以设定系统参数，使得沉积原子以足够的能量到达半导体衬底的沉积表面以在表面上移动，使得沉积原子使其自身定向到沉积表面的原子的晶体排列。外延生长的半导体材料可具有与其上形成外延生长材料的沉积表面基本相同的晶体特性。例如，沉积在{100}取向的晶体表面上的外延生长的半导体材料可以呈现{100}取向。在本发明的一些实施例中，外延生长和/或沉积工艺可以选择性地在半导体表面上形成，并且可以在或可以不在暴露的表面上沉积材料，例如二氧化硅或氮化硅表面。
如本文先前所述，为了简洁起见，本文中可能或可能不详细描述与半导体器件及集成电路(IC)制造有关的常规技术。然而，作为背景，现在将提供可用于实施本发明的一个或一个以上实施例的半导体器件制造工艺的更一般描述。尽管在实现本发明的一个或多个实施例中使用的特定制造操作可以是单独已知的，但是所描述的操作的组合和/或本发明的结果结构是独特的。因此，结合根据本发明的半导体器件的制造所描述的操作的独特组合利用了在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学工艺，其中一些工艺在紧接的以下段落中描述。
通常，用于形成将被封装到IC中的微芯片的各种工艺分为四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和构图/光刻。沉积是将材料生长、涂覆或以其它方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。去除/蚀刻是从晶片去除材料的任何工艺。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(CMP)等。例如，反应离子蚀刻(RIE)是一种干法蚀刻，其使用化学反应等离子体通过将材料暴露于从暴露表面去除部分材料的离子轰击来去除材料，例如半导体材料的掩模化图案。等离子体通常在低压(真空)下通过电磁场产生。半导体掺杂是通过掺杂例如晶体管源极和漏极，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(RTA)。退火用于激活注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过形成这些各种组件的结构，可构建数百万个晶体管并将其布线在一起以形成现代微电子装置的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，以便随后将图案转移到衬底上。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多布线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区域以形成最终器件。
附图中的流程图和框图示出了根据本发明的各种实施例的制造和/或操作方法的可能实现。该方法的各种功能/操作在流程图中由方框表示。在一些替代实施方案中，框中所注明的功能可不按图中所注明的次序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能。
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所描述的实施例。在不背离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所描述的实施例。

Claims (25)

1.一种用于形成半导体器件的方法，所述方法包括：
在互连结构的金属化层中形成线特征，所述线特征包括线硬掩模；
在所述线特征中形成沟槽，以暴露所述线特征的线端部；
用主体材料填充所述沟槽；
在所述线特征的第一线端部上形成生长抑制物；
在所述线特征的第二线端部上形成过孔掩模，所述过孔掩模选择性地生长在所述主体材料的暴露表面上；以及
使未被所述过孔掩模覆盖的线特征的部分凹陷，以在所述第二线端部处限定自对准顶部过孔。
2.根据权利要求1的方法，其中使用选择的多个生长周期来生长所述过孔掩模，以便以预定的顶部过孔尺寸为目标。
3.根据权利要求1所述的方法，其中所述生长抑制物防止所述过孔掩模在所述第一线端部处生长。
4.根据权利要求1所述的方法，其中基于所述过孔掩模来选择所述主体材料，以确保所述过孔掩模可在所述主体材料的表面上选择性地生长。
5.根据权利要求4所述的方法，其中所述主体材料进一步被选择以包含湿法可去除非电介质材料。
6.根据权利要求5所述的方法，其中所述主体材料包括氮化钛、氧化钛或氮化钽。
7.根据权利要求1所述的方法，还包括在所述线硬掩模上方形成光刻掩模，所述光刻掩模被构图以暴露所述第一线端部。
8.根据权利要求7所述的方法，其中所述生长抑制物形成在暴露的第一线端部上。
9.根据权利要求8所述的方法，其中所述生长抑制物接枝到所述线硬掩模的表面，但不接枝到所述主体材料的表面，使得所述主体材料的表面暴露。
10.根据权利要求1所述的方法，还包括用层间电介质代替所述过孔掩模、所述线硬掩模和所述主体材料。
11.根据权利要求1所述的方法，其中形成所述沟槽包括使用蚀刻去除所述线特征的部分。
12.根据权利要求1所述的方法，其中所述线特征包括金属线。
13.根据权利要求1所述的方法，还包括在使所述线特征的部分凹陷之前，去除所述生长抑制物。
14.一种用于形成互连结构的方法，所述方法包括：
在金属化层中形成线特征，所述线路特征包括两个或更多个线端部；
用主体材料填充第一线端部与第二线端部之间的区域；
在第一线端部上方形成生长抑制物；
在所述主体材料的暴露表面上选择性地生长过孔掩模；以及
使未被所述过孔掩模覆盖的所述线特征的部分凹陷，以在所述第二线端部处限定自对准顶部过孔。
15.根据权利要求14所述的方法，其中所述生长抑制物包括自组装单层。
16.根据权利要求15所述的方法，其中所述自组装单层包含C6-C-18碳链。
17.根据权利要求14所述的方法，其中所述生长抑制物包括分子量为约1至约10,000的聚合物。
18.根据权利要求17所述的方法，其中所述聚合物包含羟基或胺官能团。
19.一种半导体器件，包括：
在互连结构的金属化层中的线特征；以及
多个自对准顶部过孔，其形成在所述线特征的线端部处，所述自对准顶部过孔包括相同的临界尺寸，所述顶部过孔被定位为使得所述线特征位于所述顶部过孔与衬底之间；
其中所述临界尺寸是不变的；以及
其中，所述线特征和所述自对准顶部过孔由单层材料形成。
20.根据权利要求19所述的半导体器件，其中所述自对准顶部过孔的所述临界尺寸是基于过孔掩模的生长循环的数目。
21.根据权利要求19所述的半导体器件，其中，第一自对准过孔的侧壁与第一线端部的侧壁共面。
22.根据权利要求19所述的半导体器件，其中所述线特征及所述多个自对准顶部过孔包括相同材料。
23.一种半导体器件，包括：
在互连结构的金属化层中的线特征，所述线特征包括第一线末端和第二线末端；
沟槽，其与所述线特征的所述第一线端相邻，所述沟槽包括主体材料；
第一顶部过孔，其形成在所述线特征的所述第一线端部，所述第一顶部过孔包括第一临界尺寸，所述第一顶部过孔被定位为使得所述线特征位于所述第一顶部过孔和衬底之间；以及
在所述线特征的所述第二线端处形成的第二顶部过孔，所述第二顶部过孔包括该第一临界尺寸，所述第二顶部过孔被定位为使得所述线状特征位于所述第二顶部过孔与所述衬底之间；
其中第一临界尺寸是不变的。
24.根据权利要求23所述的半导体器件，其中所述主体材料包括氮化钛、氧化钛和氮化钽中的至少一者。
25.根据权利要求23所述的半导体器件，其中所述第一顶部过孔的侧壁与所述第一线端部的侧壁共面，且所述第二顶部过孔的侧壁与所述第二线端部的侧壁共面。
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