CN114373770A - 3d存储器件及其制造方法 - Google Patents

3d存储器件及其制造方法 Download PDF

Info

Publication number
CN114373770A
CN114373770A CN202111622741.XA CN202111622741A CN114373770A CN 114373770 A CN114373770 A CN 114373770A CN 202111622741 A CN202111622741 A CN 202111622741A CN 114373770 A CN114373770 A CN 114373770A
Authority
CN
China
Prior art keywords
layer
memory device
layers
sacrificial
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111622741.XA
Other languages
English (en)
Inventor
梁瑶
马红霞
任爱
李劲昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111622741.XA priority Critical patent/CN114373770A/zh
Publication of CN114373770A publication Critical patent/CN114373770A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本申请公开了一种3D存储器件及其制造方法。该方法包括：在衬底上形成绝缘叠层，绝缘叠层包括交替堆叠的多个牺牲层和多个层间绝缘层；去除多个牺牲层以形成牺牲缝隙；将多个层间绝缘层替换为多个绝缘应力层；在牺牲缝隙中形成栅极导体层，绝缘应力层的应力小于层间绝缘层的应力。本申请通过对层间绝缘层进行蒸汽退火处理以得到应力更小的绝缘应力层替换层间绝缘层，可以调整晶圆沿第一方向(例如X方向)的弯曲度，以使得3D存储器件在各阶段的中间器件的弯曲度不超过机台的极限值。

Description

3D存储器件及其制造方法
技术领域
本发明涉及半导体器件制造技术领域，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
随着堆叠层数的增加，3D存储器件的制备过程中会使得晶圆的平整度增加，当晶圆的bow值在某个制程中超过使用机台的bow极限值时，会损坏当前制程中的中间器件，进而增加了制备存储器件的成本。
期望进一步改进3D存储器件的结构及其制造方法，以降低存储器件在制程中受损的几率。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，通过减低层间绝缘层的应力灵活调控晶圆的弯曲度，以降低存储器件在制备过程中其中间器件损坏的几率。
根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成绝缘叠层，所述绝缘叠层包括交替堆叠的多个牺牲层和多个层间绝缘层；
去除所述多个牺牲层以形成牺牲缝隙；
将所述多个层间绝缘层替换为多个绝缘应力层；
在所述牺牲缝隙中形成多个栅极导体层，
其中，绝缘应力层的应力小于层间绝缘层的应力。
可选地，所述将所述多个层间绝缘层替换为多个绝缘应力层的步骤包括：
在所述牺牲缝隙中通入氢气和氧气并进行蒸汽退火处理，以使扩散至所述层间绝缘层中的离子与所述层间绝缘层中的悬挂键结合形成硅氧键或氢氧硅键。
可选地，氢气和氧气进行蒸汽退火处理的步骤包括：
在加热至第一预设温度时，在第一预设时间内持续通入预设比例的氢气和氧气以进行蒸汽退火处理。
可选地，氢气和氧气进行蒸汽退火处理的步骤包括：
在加热至第二预设温度时，在第二预设时间内持续通入预设比例的氢气和氧气以进行蒸汽退火处理；以及
在加热至第三预设温度时，在第三预设时间内持续通入预设比例的氢气和氧气以进行蒸汽退火处理，
其中，所述第三预设温度高于所述第二预设温度。
可选地，氢气和氧气进行蒸汽退火处理的步骤包括：
在第四预设温度降至第五预设温度的过程中，持续通入预设比例的氢气和氧气以进行蒸汽退火处理。
可选地，至少重复进行两次所述蒸汽退火处理。
可选地，所述去除所述多个牺牲层以形成牺牲缝隙的步骤包括：
形成贯穿所述绝缘叠层结构以到达所述衬底的栅线缝隙；以及
沿所述栅线缝隙去除所述多个牺牲层以形成与所述栅线缝隙连通的牺牲缝隙。
可选地，在所述牺牲缝隙中形成栅极导体层的步骤之前还包括：
在暴露的所述层间绝缘层的表面以及暴露的衬底表面上形成阻挡层；以及
在所述牺牲缝隙中的阻挡层表面形成粘附层。
可选地，所述阻挡层为高介电的三氧化二铝层，和/或所述粘附层为钛的硅化物层或钛的氮化物层。
根据本发明的另一方面，提供一种3D存储器件，包括：
衬底；
栅叠层，位于所述衬底表面，包括交替堆叠的多个绝缘应力层和多个栅极导体层。
本发明实施例提供的3D存储器件的制造方法，通过对层间绝缘层进行蒸汽退火处理以得到应力更小的绝缘应力层替换层间绝缘层，进而可以调整晶圆沿第一方向(例如X方向)的弯曲度，以使得3D存储器件在各阶段的中间器件的弯曲度不超过当下阶段所使用机台的弯曲度极限值。
进一步地，在牺牲缝隙中通入氢气和氧气并进行蒸汽退火处理，以使扩散至层间绝缘层中的离子与层间绝缘层中的悬挂键结合形成硅氧键或氢氧硅键，使层间绝缘层中的无序化原子增多，从而使得晶圆的bow值调控到机台bow的极限值之内。进而灵活调控晶圆的bow值，降低存储器件在制备过程中其中间器件损坏的几率。并且调控后的晶圆在后续的制程中可以有更大的窗口。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据本发明实施例的3D存储器件制造方法的流程示意图。
图2a至图2g示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
图3a示出图2e中流程制备的一种示意图；图3b示出图2e中流程制备的另一种示意图；图3c示出图2e中流程制备的又一种示意图。
图4示出根据本发明实施例的3D存储器件制造方法的各个阶段的X-bow的波形示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本申请。
本申请提供的3D存储器件及其制造方法以3D NAND，主要制备得到3D NAND半导体器件。为了避免混淆，下述在制备形成最终产品的制程中各阶段形成的中间结构称为“中间器件”。术语“中间器件”指在制造存储器件的各个阶段中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
3D存储器件的制备需要多个步骤工艺结合实现。在实际制备过程中，随着堆叠层数的增加，晶圆的bow值不断增加。其中在将中间器件中的绝缘叠层替换为栅叠层的过程中，随着各个工艺步骤处理得到的中间结构的bow值极可能超过接下来的工艺步骤中所使用的机台的极限值。为此，发明人提出本申请的3D存储器件的制造方法，以使得3D存储器件在各阶段的中间器件的弯曲度不超过工艺流程中所使用的机台的极限值。
本申请的发明人注意到上述影响3D存储器件的良率的问题，因而提出进一步改进的3D存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明实施例的3D存储器件制造方法的流程示意图。图2a至图2g示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。图3a示出图2e中流程制备的一种示意图。图3b示出图2e中流程制备的另一种示意图。图3c示出图2e中流程制备的又一种示意图。
如图1所示，3D存储器件制造方法包括如下步骤：
步骤S100：在衬底上形成包括交替堆叠的多个牺牲层和多个层间绝缘层的绝缘叠层。具体地，如图2a所示，在衬底101上形成层间绝缘层111和牺牲层112交替堆叠形成的绝缘叠层结构110，以及形成贯穿绝缘叠层结构110的沟道柱120。其牺牲层112在后续步骤中被替换为导电层进而形成栅叠层。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层111例如为氧化物膜层，牺牲层112例如为氮化物膜层。进一步地，层间绝缘层111为氧化硅层，牺牲层112为氮化硅层。上述绝缘叠层为氮氧叠层，但是本申请中的牺牲层112和层间绝缘层111可以由其他材料层制备形成。为了清楚起见，图2a中未示出沟道柱110的内部结构。其中在沟道柱110的中间部分，沟道柱110例如包括依次堆叠的沟道层、隧穿介质层、电荷存储层和阻挡介质层。在沟道柱110的两端，沟道柱110例如包括依次堆叠的沟道层和阻挡介质层。
步骤S200：去除多个牺牲层以形成牺牲缝隙。更进一步地，形成牺牲缝隙132的步骤包括：形成贯穿绝缘叠层110以到达衬底101的栅线缝隙131；以及沿栅线缝隙131去除多个牺牲层以形成多个与栅线缝隙131连通的牺牲缝隙132。具体地，如图2b所示，例如如图2a所示的中间器件的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层110中形成栅线缝隙131。其中，上述各向异性蚀刻可以采用干法蚀刻，例如选自离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。本实施例中通过控制蚀刻时间使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。在其他实施例中，例如经由栅线缝隙131进行离子注入以在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区(图中未示出)。掺杂区作为共源极连接的接触区可以降低随后形成的导电通道(在栅极缝隙131中填充导电层形成)与衬底101之间的接触电阻。进一步地，栅线缝隙131可以用于将栅极导体分割成多条栅线，还可以用于形成与源极连接的导电通道。进一步地，栅线缝隙131贯穿绝缘叠层110到达半导体衬底101中的掺杂区。图2b中仅示例性地示出一个栅线缝隙131，但本申请的实施不限于此。进一步地，在形成牺牲缝隙132之前例如还包括进行栅线缝隙131退火处理的工艺。接着如图2c所示，采用栅线缝隙131作为蚀刻剂通道，例如采用各向同性蚀刻沿栅线缝隙131去除绝缘叠层110中的牺牲层112从而形成与栅线缝隙131连通的牺牲缝隙132。进一步地，各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将如图2b所示的中间结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将如图2b所示的中间结构暴露于蚀刻气体中。以绝缘叠层110由氮氧叠层组成为例，在湿法蚀刻中例如可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中例如可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。更进一步地，在蚀刻步骤中，蚀刻剂充满栅线缝隙131。绝缘叠层110中的牺牲层112的端部暴露于栅线缝隙131中，进而蚀刻剂由栅线缝隙131逐渐向绝缘叠层110的内部蚀刻牺牲层172。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层110中的层间绝缘层111去除了牺牲层112。
步骤S300：将多个层间绝缘层替换为绝缘应力层。该步骤通过降低绝缘叠层110中的层间绝缘层111的应力以得到绝缘应力层151进而调整中间器件的晶圆的弯曲度值。进一步地，该步骤通过在牺牲缝隙132中通入氢气和氧气并进行蒸汽退火处理，以使扩散至层间绝缘层111中的氧离子和氢氧离子与层间绝缘层111中的悬挂键结合形成硅氧键或氢氧硅键，进而降低层间绝缘层111的应力。
进一步地，由于从形成牺牲缝隙132至形成栅叠层160的过程中，中间器件的晶圆沿Y方向的弯曲度值的变化基于处于约50微米以内，而中间器件的晶圆沿X方向的弯曲度值的变化较大可能会超过某个工艺阶段中机台可接受的弯曲度值的极限值。因此在接下来至形成栅叠层160之前可以基于中间器件当前的弯曲度值决定是否在进行下一工艺流程之前，先通过在牺牲缝隙132中通入氢气和氧气并进行蒸汽退火处理以调整中间器件当前的弯曲度值，进而使得该中间器件可以无损坏地放置于下一工艺中的机台中执行对应工艺步骤。
具体地，如图2d所示，例如采用原子层沉积(ALD)，在层间绝缘层111暴露的表面上、经由牺牲缝隙131暴露的衬底101表面上以及绝缘叠层顶部的层间绝缘层111的表面上形成阻挡层141。进一步地，阻挡层141的材料为高介电的金属化合物，例如包括三氧化二铝层。在其他实施例中，阻挡层141的膜厚例如为小于或等于2.7nm。
接着如图2e所示，向如图2d所示的中间器件表面通入氢气和氧气以进行蒸汽退火处理，其中氢气和氧气经由栅线缝隙131和与其连通的牺牲缝隙132扩散至层间绝缘层111中，以使扩散至层间绝缘层111中的离子与层间绝缘层111中的悬挂键结合形成硅氧键或氢氧硅键，使得层间绝缘层111中的无序化原子增多，在此过程之后层间绝缘层的应力降低以形成绝缘应力层151。进而使得晶圆的弯曲度值调控至机台的极限值之内。进一步地，如图3a所示，例如在将反应环境的温度加热至第一预设温度T1时，在第一预设时间t1内持续通入预设比例的氢气和氧气以对上述图2d所示的中间器件进行蒸汽退火处理。其中，本实施例中，第一预设温度T1例如约为750℃，第一预设时间t1例如约为30分钟，通入氢气和氧气的预设比例例如为5:7。在其他实施例中，如图3b所示，例如在将反应环境的温度加热至第二预设温度T2时，在第二预设时间t2内持续通入预设比例的氢气和氧气以对上述图2d所示的中间器件进行蒸汽退火处理。接着在将反应环境的温度加热至第三预设温度T3时，在第三预设时间t3内持续通入预设比例的氢气和氧气继续对上述中间器件进行蒸汽退火处理。其中，本实施例中，第三预设温度T3高于第二预设温度T2。进一步地，第二预设温度T2例如约为700℃，第三预设温度T3例如约为750℃，第二预设时间t2和第三预设时间t3例如均约为20分钟，通入氢气和氧气的预设比例例如为5:7。在其他实施例中，如图3c所示，在将反应环境的温度从第四预设温度T4降至第五预设温度T5的过程中，持续通入预设比例的氢气和氧气以对上述图2d所示的中间器件进行蒸汽退火处理。更进一步地，至少重复进行两次上述蒸汽退火处理。在本实施例中，例如重复进行了三次上述蒸汽退火处理，其中，第四预设温度T4例如约为800℃，第五预设温度T5例如约为750℃，通入氢气和氧气的预设比例例如为5:7。其中，在降温阶段进行蒸汽退火处理，可以使得中间器件表面受热更均匀。
接着如图2f所示，例如采用原子层沉积(ALD)工艺，在部分阻挡层141的暴露表面上形成粘附层142。进一步地，粘附层142例如为钛的硅化物层或钛的氮化物层。
步骤S400：在牺牲缝隙中形成多个栅极导体层。具体地，如图2g所示，采用原子层沉积(ALD)工艺，并经由栅线缝隙131和与其连通的牺牲缝隙132作为沉积物通道，在栅线缝隙131和牺牲缝隙132中填充金属层。进一步地，金属层例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在上述原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。接着，在上述中间器件的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除栅线缝隙131中的钨材料。进一步地，保留在牺牲缝隙132中的金属层作为不同层面的栅极导体层143。其中栅极导体层143形成在粘附层142的表面上，可以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高栅极导体层143在绝缘应力层151上的附着强度。
需要说明，在本实施例中，例如仅在形成阻挡层141之后对其中间器件执行了上述蒸汽退火处理以降低层间绝缘层的应力进而调整了中间器件的弯曲度值。然而，本申请的实施不限于此，可以基于实际应用中中间器件的弯曲度值决定是否在当下先执行上述蒸汽退火处理。即，在形成栅叠层之前例如可以不限于执行依次蒸汽退火处理。
图4示出根据本发明实施例的3D存储器件制造方法的各个阶段的X-bow的波形示意图。
如图4所示，波形L1示出了制备3D存储器件的工艺步骤S1-工艺步骤Sn中各步骤下允许中间器件的X方向的弯曲度值X-bow的第一极限阈值，波形L2示出了制备3D存储器件的工艺步骤S1-工艺步骤Sn中各步骤下允许中间器件的X方向的弯曲度值X-bow的第二极限阈值。波形L3为采用现有技术制备3D存储器件时在工艺步骤S1-工艺步骤Sn下中间器件的X方向的弯曲度值X-bow，可以看出，现有技术中在某些工艺阶段其晶圆的X方向的弯曲度值X-bow超出了极限阈值区间，在制备过程中可能会受到损坏。波形L4为采用本申请提供的制造方法制备3D存储器件时在工艺步骤S1-工艺步骤Sn下中间器件的X方向的弯曲度值X-bow，通过灵活调控晶圆的bow值，降低了3D存储器件在制备过程中其中间器件损坏的几率。并且调控后的晶圆在后续的制程中可以有更大的窗口。
本发明还提供了一种的3D存储器件，包括衬底、栅叠层，栅叠层位于衬底表面，包括交替堆叠的多个绝缘应力层和多个栅极导体层。其中，该3D存储器件例如采用上述制造方法制备得到。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种3D存储器件的制造方法，其中，包括：
在衬底上形成绝缘叠层，所述绝缘叠层包括交替堆叠的多个牺牲层和多个层间绝缘层；
去除所述多个牺牲层以形成牺牲缝隙；
将所述多个层间绝缘层替换为多个绝缘应力层；
在所述牺牲缝隙中形成多个栅极导体层，
其中，绝缘应力层的应力小于层间绝缘层的应力。
2.根据权利要求1所述的3D存储器件的制造方法，其中，所述将所述多个层间绝缘层替换为多个绝缘应力层的步骤包括：
在所述牺牲缝隙中通入氢气和氧气并进行蒸汽退火处理，以使扩散至所述层间绝缘层中的离子与所述层间绝缘层中的悬挂键结合形成硅氧键或氢氧硅键。
3.根据权利要求2所述的3D存储器件的制造方法，其中，氢气和氧气进行蒸汽退火处理的步骤包括：
在加热至第一预设温度时，在第一预设时间内持续通入预设比例的氢气和氧气以进行蒸汽退火处理。
4.根据权利要求2所述的3D存储器件的制造方法，其中，氢气和氧气进行蒸汽退火处理的步骤包括：
在加热至第二预设温度时，在第二预设时间内持续通入预设比例的氢气和氧气以进行蒸汽退火处理；以及
在加热至第三预设温度时，在第三预设时间内持续通入预设比例的氢气和氧气以进行蒸汽退火处理，
其中，所述第三预设温度高于所述第二预设温度。
5.根据权利要求2所述的3D存储器件的制造方法，其中，氢气和氧气进行蒸汽退火处理的步骤包括：
在第四预设温度降至第五预设温度的过程中，持续通入预设比例的氢气和氧气以进行蒸汽退火处理。
6.根据权利要求5所述的3D存储器件的制造方法，其中，至少重复进行两次所述蒸汽退火处理。
7.根据权利要求1所述的3D存储器件的制造方法，其中，所述去除所述多个牺牲层以形成牺牲缝隙的步骤包括：
形成贯穿所述绝缘叠层结构以到达所述衬底的栅线缝隙；以及
沿所述栅线缝隙去除所述多个牺牲层以形成与所述栅线缝隙连通的牺牲缝隙。
8.根据权利要求1所述的3D存储器件的制造方法，其中，在所述牺牲缝隙中形成栅极导体层的步骤之前还包括：
在暴露的所述层间绝缘层的表面以及暴露的衬底表面上形成阻挡层；以及
在所述牺牲缝隙中的阻挡层表面形成粘附层。
9.根据权利要求8所述的3D存储器件的制造方法，其中，所述阻挡层为高介电的三氧化二铝层，和/或所述粘附层为钛的硅化物层或钛的氮化物层。
10.一种3D存储器件，其中，包括：
衬底；
栅叠层，位于所述衬底表面，包括交替堆叠的多个绝缘应力层和多个栅极导体层。
CN202111622741.XA 2021-12-28 2021-12-28 3d存储器件及其制造方法 Pending CN114373770A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111622741.XA CN114373770A (zh) 2021-12-28 2021-12-28 3d存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111622741.XA CN114373770A (zh) 2021-12-28 2021-12-28 3d存储器件及其制造方法

Publications (1)

Publication Number Publication Date
CN114373770A true CN114373770A (zh) 2022-04-19

Family

ID=81141638

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111622741.XA Pending CN114373770A (zh) 2021-12-28 2021-12-28 3d存储器件及其制造方法

Country Status (1)

Country Link
CN (1) CN114373770A (zh)

Similar Documents

Publication Publication Date Title
CN111430358B (zh) 三维存储装置的阵列共源极结构以及其形成方法
KR100637690B1 (ko) 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법
US12087839B2 (en) Transistor gate electrodes with voids
US20220384593A1 (en) Inter-Layer Dielectrics and Etch Stop Layers for Transistor Source/Drain Regions
CN112490191A (zh) 半导体装置与其形成方法
CN110660738A (zh) 半导体装置的形成方法
US20240072128A1 (en) Sacrificial Layer for Semiconductor Process
US11901218B2 (en) Shallow trench isolation forming method and structures resulting therefrom
CN114373770A (zh) 3d存储器件及其制造方法
US11515403B2 (en) Semiconductor device and method
TWI844225B (zh) 半導體元件形成的方法
US11855169B2 (en) Silicide structures in transistors and methods of forming
US20240021476A1 (en) Transistor Contacts and Methods of Forming the Same
US20220352348A1 (en) Etch selective bottom-up dielectric film
US12002719B2 (en) Gapfill structure and manufacturing methods thereof
US11862468B2 (en) Semiconductor device and method
US20230155004A1 (en) Transistor source/drain contacts and methods of forming the same
US20240363717A1 (en) Semiconductor device gate structures
US20230282750A1 (en) Dielectric Layers for Semiconductor Devices and Methods of Forming the Same
US20230268225A1 (en) Semiconductor device and method of forming the same
TW202401835A (zh) 電晶體裝置及其製造方法
CN115274819A (zh) 半导体器件的制备方法
CN112750780A (zh) 半导体装置的形成方法
CN116264163A (zh) 半导体装置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination