CN114300536A - 一种栅控快速离化晶体管及其对称结构 - Google Patents

Abstract

本发明公开了一种栅控快速离化晶体管，自下而上依次包括：阴极金属、衬底、外延层、阳极金属以及栅金属；其中，外延层内部设有第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区；其中，第一掺杂区和第二掺杂区相邻，第三掺杂区位于第二掺杂区内，第四掺杂区位于第三掺杂区内；阳极金属位于第四掺杂区上方；栅金属位于第三掺杂区和第一掺杂区之间的外延层上方，且栅金属与外延层之间还设有栅极和栅介质层。本发明通过栅极控制使器件击穿电压下降，器件发生可逆雪崩击穿产生等离子体器件导通。该设计大大提高了器件输入阻抗，减小了漏电，降低了触发信号的要求，同时也减小了触发信号与工作电流之间的干扰，降低了外围电路设计的复杂度。

Description

一种栅控快速离化晶体管及其对称结构

技术领域

本发明属于半导体器件技术领域，具体涉及一种栅控快速离化晶体管及其对称结构。

背景技术

随着技术研究的深入，脉冲功率技术逐渐出现在工业生产中，目前脉冲功率已经被广泛应用于环境保护、航空航天、生物医疗、资源开采、军工、国防等诸多领域。脉冲功率开关是脉冲功率技术的核心，随着半导体理论研究的加深，以及半导体制造工艺的成熟，半导体开关已经在脉冲功率开关中占据重要地位。应用于脉冲功率技术领域的半导体开关称为半导体脉冲功率器件。

传统的半导体脉冲功率器件主要包括GTO(Gate-Turn-Off Thyristor，门级可关断晶闸管)、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)、IGBT(Insulated Gate BiPolar Transistor，绝缘栅双极型晶体管)等器件。近年来，随着对脉冲功率技术研究的不断深入，出现了一些新型的器件，其中，快速离化晶体管(Fast Ionization Dynistor，FID)作为一种新型半导体脉冲功率器在诸多领域有着重要的应用价值。

现有的FID器件为两端器件，基本结构如图1所示，其工作特点为：阳极加正压，阴极加负压，将中间PN结偏置在临界击穿附近，此时给阳极一个较强正向脉冲，器件就会发生可逆击穿，产生等离子体，此时器件会迅速开启，借助闩锁效应器件可以持续导通。然而，由于触发信号与工作电流是耦合在一起的，这使得FID对触发信号的强度与速度有较大要求，器件的输入阻抗也比较小，需要一定的电路设计来避免触发信号与工作电流之间的干扰，增加了电路复杂度，且触发过程中能量损耗较高。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种栅控快速离化晶体管及其对称结构。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供了一种栅控快速离化晶体管，自下而上依次包括：阴极金属、衬底、外延层、阳极金属以及栅金属；其中，

所述外延层内部设有第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区；

所述第一掺杂区起始于所述外延层的上表面并向下延伸至所述外延层的内部；

所述第二掺杂区位于所述第一掺杂区左侧的外延层中，且与所述第一掺杂区相邻，其厚度与所述第一掺杂区的厚度相同；

所述第三掺杂区起始于所述第二掺杂区的左上角并向右下延伸至所述第二掺杂区内；

所述第四掺杂区起始于所述第三掺杂区的左上角并向右下延伸至所述第三掺杂区内；

所述阳极金属位于所述第四掺杂区上方；

所述栅金属位于所述第三掺杂区和所述第一掺杂区之间的所述外延层上方，且所述栅金属与所述外延层之间还设有栅极和栅介质层。

在本发明的一个实施例中，所述外延层和所述衬底异型掺杂。

在本发明的一个实施例中，所述第一掺杂区、所述第二掺杂区以及所述第三掺杂区的掺杂类型相同，所述第四掺杂区与所述外延层的掺杂类型相同。

在本发明的一个实施例中，所述第一掺杂区和所述第四掺杂区为重掺杂区，所述第二掺杂区为轻掺杂区，所述第三掺杂区掺杂浓度比第二掺杂区高。

在本发明的一个实施例中，所述栅极的材料为多晶硅。

在本发明的一个实施例中，所述衬底为N+掺杂，所述外延层为P掺杂，所述第一掺杂区为N+掺杂，所述第二掺杂区为N-掺杂，所述第三掺杂区为 N掺杂，所述第四掺杂区为P+掺杂。

第二方面，本发明还提供了一种栅控快速离化晶体管对称结构，包括两个第一掺杂区相邻且对称设置的如上述实施例所述的栅控快速离化晶体管；其中，所述第一掺杂区上方依次设有栅介质层、栅极以及栅金属。

本发明的有益效果：

本发明提供的栅控快速离化晶体管通过栅极控制使器件击穿电压下降，器件发生可逆雪崩击穿产生等离子体器件导通。该设计大大提高了器件输入阻抗，减小了漏电，降低了触发信号的要求，同时也减小了触发信号与工作电流之间的干扰，降低了外围电路设计的复杂度。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是现有的快速离化晶体管的结构示意图；

图2是本发明实施例提供的一种栅控快速离化晶体管的结构示意图；

图3是本发明实施例提供的具有N+衬底的栅控快速离化晶体管的结构示意图；

图4是本发明实施例提供的一种栅控快速离化晶体管对称结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图2，图2是本发明实施例提供的一种栅控快速离化晶体管的结构示意图；其自下而上依次包括：阴极金属1、衬底2、外延层3、阳极金属4以及栅金属5；其中，

所述外延层3内部设有第一掺杂区31、第二掺杂区32、第三掺杂区33以及第四掺杂区34；

所述第一掺杂区31起始于所述外延层3的上表面并向下延伸至所述外延层3的内部；

所述第二掺杂区32位于所述第一掺杂区31左侧的外延层中3，且与所述第一掺杂区31相邻，其厚度与所述第一掺杂区31的厚度相同；

所述第三掺杂区33起始于所述第二掺杂区32的左上角并向右下延伸至所述第二掺杂区32内；

所述第四掺杂区34起始于所述第三掺杂区33的左上角并向右下延伸至所述第三掺杂区33内；

所述阳极金属4位于所述第四掺杂区34上方；

所述栅金属5位于所述第三掺杂区33和所述第一掺杂区31之间的所述外延层3上方，且所述栅金属5与所述外延层3之间还设有栅极6和栅介质层7。

其中，第二掺杂区32自外延层3左侧向右延伸至与第一掺杂区31相接，同时在其下方的外延层3中形成漂移区。第三掺杂区33位于第二掺杂区32内，并在第二掺杂区32内形成漂移区。

进一步地，所述外延层3和所述衬底2异型掺杂。所述第一掺杂区31、所述第二掺杂区32以及所述第三掺杂区33的掺杂类型相同，所述第四掺杂区34与所述外延层3的掺杂类型相同。

更进一步地，所述第一掺杂区31和所述第四掺杂区34为重掺杂区，所述第二掺杂区32为轻掺杂区，所述第三掺杂区33掺杂浓度比第二掺杂区32高。

一般的，衬底可以为N型掺杂，也可以为P型掺杂，考虑到在实际应用中多以N型衬底为主，因此，本实施例优选N+衬底和P-外延层实现器件结构。其中，N+衬底的材料为硅或者碳化硅等半导体材料，阴极金属1与衬底2的界面形成欧姆接触。相应的，外延层3为P型轻掺杂，记为P-外延层，其可以在衬底基础上通过同质外延形成，漂移区35即为P-漂移区。第一掺杂区31为N+掺杂，第二掺杂区32为N-掺杂，第三掺杂区(33)为N 型掺杂，第四掺杂区34为P+掺杂，阳极金属4与第二掺杂区32的界面形成欧姆接触，栅极6采用多晶硅材料形成。

需要说明的是，本实施例提供的栅控快速离化晶体管中的外延层3、第一掺杂区31、第二掺杂区32、第三掺杂区33以及第四掺杂区34的掺杂浓度可根据器件耐压与所需开启栅压适当调整，本实施例不做具体限定。

下面以具有N+衬底的栅控快速离化晶体管为例，对本实施例提供的栅控快速离化晶体管的原理进行说明。

请参见图3，图3是本发明实施例提供的具有N+衬底的栅控快速离化晶体管的结构示意图。其中，N+第一掺杂区作为器件的N+触发区，第四掺杂区形成器件的P+区，并在第三掺杂区内形成N型基区；第三掺杂区位于第二掺杂区内，同时在第二掺杂区内形成N-漂移区；第二掺杂区和第一掺杂区的下方为P-漂移区。

具体地，该栅控快速离化器件有三个工作模式：反向截止状态；正向截止状态；闭合状态。器件工作时可在这几个工作状态之间切换，工作过程及原理为：

过程一：阴极金属接地，栅金属不加电压，阳极金属加高正电压，该电压略小于器件静态击穿电压，此时器件没有导通，处于正向截止状态，所加电压由N型基区、N-漂移区与P-漂移区承担，此刻N-漂移区处于耗尽承压状态。

过程二：栅金属加正压，此时栅介质层下方的N-漂移区由耗尽承压状态变为积累状态，过程一中所加电压，逐渐由N+触发区与P-漂移区承担，该电压超过其所能承担的电压，发生可逆雪崩击穿，器件内部产生等离子体。

过程三：产生的等离子体中电子向阳极漂移，空穴向阴极漂移，使得 P+区空穴向N+触发区及N-漂移区扩散，N+衬底中电子向P-漂移区扩散，产生正反馈，环路增益大于1时，器件持续导通处于闭合状态，此时去掉栅金属上的正压，不会影响器件导通状态。

过程四：撤掉栅金属正压，阴极金属接地，阳极金属加负电压，极性反转，随着载流子的抽取，正反馈通路被切断，器件进入反向截至状态，此时极性再反转可回到过程一。

本实施例提供的栅控快速离化晶体管通过栅极控制使器件击穿电压下降，器件发生可逆雪崩击穿产生等离子体器件导通。该设计大大提高了器件输入阻抗，减小了漏电，降低了触发信号的要求，同时也减小了触发信号与工作电流之间的干扰，降低了外围电路设计的复杂度。

实施例二

在上述实施例一的基础上，本实施例提供了一种栅控快速离化晶体管的对称结构。请参见图4，图4是本发明实施例提供的一种栅控快速离化晶体管对称结构示意图，其包括两个第一掺杂区31相邻且对称设置的上述实施例一提供的栅控快速离化晶体管；其中，所述第一掺杂区31上方依次设有栅介质层7、栅极6以及栅金属5。

由此可见，本实施例提供的栅控雪崩触发结构是通过上述实施例一提供的栅控雪崩触发结构对称形成，并在第一掺杂区上方也形成了MOS结构，因而本实施例的栅控雪崩触发结构也同时具备上述实施例一的优点，其具体工作原理参见上述实施例一，在此不再详述。

本实施例在上述实施例一的基础上，通过一个栅控可以使两边同时开启，增大了导通时的电流密度，提高了晶片利用效率，且没有带来额外的工艺复杂度。

需要说明的是，在本实施例中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

此外，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comPrising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种栅控快速离化晶体管，其特征在于，自下而上依次包括：阴极金属(1)、衬底(2)、外延层(3)、阳极金属(4)以及栅金属(5)；其中，

所述外延层(3)内部设有第一掺杂区(31)、第二掺杂区(32)、第三掺杂区(33)以及第四掺杂区(34)；

所述第一掺杂区(31)起始于所述外延层(3)的上表面并向下延伸至所述外延层(3)的内部；

所述第二掺杂区(32)位于所述第一掺杂区(31)左侧的外延层中(3)，且与所述第一掺杂区(31)相邻，其厚度与所述第一掺杂区(31)的厚度相同；

所述第三掺杂区(33)起始于所述第二掺杂区(32)的左上角并向右下延伸至所述第二掺杂区(32)内；

所述第四掺杂区(34)起始于所述第三掺杂区(33)的左上角并向右下延伸至所述第三掺杂区(33)内；

所述阳极金属(4)位于所述第四掺杂区(34)上方；

所述栅金属(5)位于所述第三掺杂区(33)和所述第一掺杂区(31)之间的所述外延层(3)上方，且所述栅金属(5)与所述外延层(3)之间还设有栅极(6)和栅介质层(7)。

2.根据权利要求1所述的栅控快速离化晶体管，其特征在于，所述外延层(3)和所述衬底(2)异型掺杂。

3.根据权利要求1所述的栅控快速离化晶体管，其特征在于，所述第一掺杂区(31)、所述第二掺杂区(32)以及所述第三掺杂区(33)的掺杂类型相同，所述第四掺杂区(34)与所述外延层(3)的掺杂类型相同。

4.根据权利要求1所述的栅控快速离化晶体管，其特征在于，所述第一掺杂区(31)和所述第四掺杂区(34)为重掺杂区，所述第二掺杂区(32)为轻掺杂区，所述第三掺杂区(33)掺杂浓度比第二掺杂区(32)高。

5.根据权利要求1所述的栅控快速离化晶体管，其特征在于，所述栅极(6)的材料为多晶硅。

6.根据权利要求1所述的栅控快速离化晶体管，其特征在于，所述衬底(2)为N+掺杂，所述外延层(3)为P掺杂，所述第一掺杂区(31)为N+掺杂，所述第二掺杂区(32)为N-掺杂，所述第三掺杂区(33)为N掺杂，所述第四掺杂区(34)为P+掺杂。

7.一种栅控快速离化晶体管对称结构，其特征在于，包括两个第一掺杂区(31)相邻且对称设置的权利要求1-6任一项所述的栅控快速离化晶体管；其中，所述第一掺杂区(31)上方依次设有栅介质层(7)、栅极(6)以及栅金属(5)。

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