CN114285709B - 接收信号的相位跟踪方法、装置和信号处理系统 - Google Patents

Abstract

本申请提供了一种接收信号的相位跟踪方法、装置和信号处理系统，该方法包括：获取第一信号序列，第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；对第一信号序列进行浮动定点处理，得到第二信号序列，第二信号序列的位宽小于第一信号序列的位宽；对第二信号序列进行相位估计和相位补偿，得到第三信号序列；对第三信号序列进行浮动定点处理，得到第四信号序列，第四信号序列的位宽小于第三信号序列的位宽。该方法解决了现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

Description

接收信号的相位跟踪方法、装置和信号处理系统

技术领域

本申请涉及信号处理技术领域，具体而言，涉及一种接收信号的相位跟踪方法、装置、计算机可读存储介质、处理器和信号处理系统。

背景技术

突发通信系统在短时间内传输大量数据，具备信号的持续时间短、传输间隔长的特点，这样能够有效降低信息被截获、干扰的概率。突发通信应用范围十分广泛，包括地面移动蜂窝通信系统、卫星时分复用系统、非对称数字用户线等。

对于突发通信系统，不可避免地会受到频偏、相偏的影响。而突发通信每一帧的载波频偏、相偏各不相同，因此需要在突发数据持续时间内实现载波同步。载波同步主要针对接收信号中的载波参数(包括载波频偏和相偏)进行提取、估计和补偿，从而保证收发双方的调制波形同频同相，使接收端实现相干解调。

如图1所示，通常突发通信系统的物理层数据帧结构主要由三部分组成：帧头、数据和导频。

上图中一帧信号总长度有L个符号，帧头长度有L₁个符号，每一段导频长度有L₃个符号，每一段数据有L₂个符号，一帧内一共有N段数据和导频。帧头常用于信号捕获和频偏估计，帧内等间隔地插入L₃个导频符号用于相位跟踪。

首先确立突发通信系统接收端的信号模型，接收端的一般处理流程如图2所示。

信号在传输过程中引入了频偏和相偏，而载波同步的过程就是纠正频偏和相偏的过程，以保证接收机能正确对接收信号进行解调。

假设信号进入信道后在传输中受到一个频偏Δf和相偏φ的影响，进入载波同步模块前的序列形式如下：

上式中，{r_k}为经匹配滤波后无符号定时误差的序列，{a_k}为无差错的发送端原始基带信号调制序列，{n_k}为信道中加载的高斯白噪声，均值为零，且方差σ²，k＝0,1,2,...,L-1。T为一个符号持续时间，设T＝1。L为同步模块收到的观察信号序列长度。

载波同步就是要估计频偏Δf和相偏φ的大小，而后对输入信号进行补偿的过程。这样，原来的信号就能被恢复出来。假设频偏估计得到的估计频偏值为

则经过频偏补偿后得到的信号为：

在实际系统中，准确的估计往往是做不到的。频偏估计得到的结果并不完全等于实际的频偏，因此，经过频偏纠正后得到的信号{x_k}中仍含有残余的频偏，残余的频偏值为

即进入相位跟踪模块前的信号为：

由于此时的残余频偏相对于符号速率而言已经足够小，因而在一个突发的时间跨度内，{x_k}中由残余频偏所引起的相位变化是很缓慢的。为了减小由于残余频偏对系统性能产生的影响，需要估计出{x_k}中的2πΔf_e/f_sk+φ信息，这实际上可以看作是载波相位估计问题。

将进入相位跟踪模块前的信号使用欧拉公式的表示形式为

x_k＝x_ik+j·x_qk

上式中{x_ik}和{x_qk}分别为信号的同相分量和正交分量，以上各式中均有k＝0,1,2,...,L-1。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种接收信号的相位跟踪方法、装置、计算机可读存储介质、处理器和信号处理系统，以解决现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

根据本发明实施例的一个方面，提供了一种接收信号的相位跟踪方法，包括：获取第一信号序列，所述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；对所述第一信号序列进行浮动定点处理，得到第二信号序列，所述第二信号序列的位宽小于所述第一信号序列的位宽；对所述第二信号序列进行相位估计和相位补偿，得到第三信号序列；对所述第三信号序列进行浮动定点处理，得到第四信号序列，所述第四信号序列的位宽小于所述第三信号序列的位宽。

可选地，对所述第一信号序列进行浮动定点处理，得到第二信号序列，包括：对所述第一信号序列进行截取，得到第五信号序列，所述第五信号序列的长度小于所述第一信号序列的长度；根据所述第五信号序列计算得到所述第五信号序列的平均功率；根据所述平均功率计算得到所述第五信号序列的平均幅值；根据所述第一信号序列和所述平均幅值计算得到所述第二信号序列。

可选地，对所述第二信号序列进行相位估计和相位补偿，包括：对所述第二信号序列的导频序列进行去调制处理，得到多个去调制导频序列；计算各所述去调制导频序列的相位，得到多个相位；根据多个所述相位对所述第二信号序列的数据序列进行相位补偿，并将补偿后的所述数据序列拼接得到所述第三信号序列。

可选地，对所述第二信号序列的导频序列进行去调制处理，得到多个去调制导频序列，包括：获取本地调制序列，所述本地调制序列为所述接收信号对应的原始基带信号的调制序列；计算所述本地调制序列的共轭序列，得到共轭调制序列；根据所述共轭调制序列和所述第二信号序列的导频序列计算得到多个所述去调制导频序列。

可选地，根据多个所述相位对所述第二信号序列的数据序列进行相位补偿，得到所述第三信号序列，包括：将所述第二信号序列的各所述数据序列进行二等分，得到多个等分数据序列；根据相邻导频相位对所述等分数据序列进行相位补偿，得到多个补偿后的所述数据序列，所述相邻导频相位为多个所述相位中与所述等分数据序列相邻的所述去调制导频序列的相位；将补偿后的所述数据序列拼接得到所述第三信号序列。

可选地，根据相邻导频相位对所述等分数据序列进行相位补偿，得到多个补偿后的所述数据序列，包括：获取所述第二信号序列的帧头序列；将所述帧头序列的部分序列确定为预定导频序列，所述预定导频序列的长度等于所述导频序列的长度；根据所述预定导频序列的相位对与所述帧头序列相邻的所述等分数据序列进行相位补偿，得到一个补偿后的所述数据序列。

根据本发明实施例的另一方面，还提供了一种接收信号的相位跟踪方法，包括：获取单元，用于获取第一信号序列，所述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；第一处理单元，用于对所述第一信号序列进行浮动定点处理，得到第二信号序列，所述第二信号序列的位宽小于所述第一信号序列的位宽；第二处理单元，用于对所述第二信号序列进行相位估计和相位补偿，得到第三信号序列；第三处理单元，用于对所述第三信号序列进行浮动定点处理，得到第四信号序列，所述第四信号序列的位宽小于所述第三信号序列的位宽。

根据本发明实施例的再一方面，还提供了一种计算机可读存储介质，所述计算机可读存储介质包括存储的程序，其中，所述程序执行任意一种所述的方法。

根据本发明实施例的又一方面，还提供了一种处理器，所述处理器用于运行程序，其中，所述程序运行时执行任意一种所述的方法。

根据本发明实施例的再一方面，还提供了一种信号处理系统，包括：FPGA和一个或多个处理器，存储器，显示装置以及一个或多个程序，其中，所述一个或多个程序被存储在所述存储器中，并且被配置为由所述一个或多个处理器执行，所述一个或多个程序包括用于执行任意一种所述的方法。

在本发明实施例中，上述接收信号的相位跟踪方法中，首先，获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；然后，对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；之后，对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；最后，对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。该方法在进行相位估计和相位补偿之前和之后，均对相应的信号进行浮动定点处理，以降低信号序列的位宽，降低数据传输的数据量，减小相位估计和相位补偿消耗的硬件资源以及解调译码消耗的硬件资源，避免直接截取一定位宽降低相位跟踪精度，进而降低系统解调性能，解决了现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有技术的突发通信系统的物理层数据帧结构的示意图；

图2示出了现有技术的接收信号进行处理的流程图；

图3示出了根据本申请的一种实施例的接收信号的相位跟踪方法的流程图；

图4示出了根据本申请的一种实施例的相位补偿方法原理图；

图5示出了根据本申请的一种实施例的接收信号的相位跟踪装置的示意图；

图6示出了根据本申请的一种实施例的相位跟踪的顶层模块设计框图；

图7示出了根据本申请的一种实施例的接口时序图；

图8示出了根据本申请的一种实施例的FPGA总体设计架构图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术中所说的，现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种接收信号的相位跟踪方法、装置、计算机可读存储介质、处理器和信号处理系统。

根据本申请的实施例，提供了一种接收信号的相位跟踪方法。

图3是根据本申请实施例的接收信号的相位跟踪方法的流程图。如图3所示，该方法包括以下步骤：

步骤S101，获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；

步骤S102，对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；

步骤S103，对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；

步骤S104，对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。

上述接收信号的相位跟踪方法中，首先，获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；然后，对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；之后，对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；最后，对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。该方法在进行相位估计和相位补偿之前和之后，均对相应的信号进行浮动定点处理，以降低信号序列的位宽，降低数据传输的数据量，减小相位估计和相位补偿消耗的硬件资源以及解调译码消耗的硬件资源，避免直接截取一定位宽降低相位跟踪精度，进而降低系统解调性能，解决了现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

本申请的一种实施例中，对上述第一信号序列进行浮动定点处理，得到第二信号序列，包括：对上述第一信号序列进行截取，得到第五信号序列，上述第五信号序列的长度小于上述第一信号序列的长度；根据上述第五信号序列计算得到上述第五信号序列的平均功率；根据上述平均功率计算得到上述第五信号序列的平均幅值；根据上述第一信号序列和上述平均幅值计算得到上述第二信号序列。具体地，上述浮动定点处理是对突发通信的每一帧都重新量化定点，设信号经过浮动定点处理后的位宽为n，对上述第一信号序列进行截取，截取长度为L₀的频偏补偿输出信号序列{x_k}，得到第五信号序列，对其求功率均值

计算长度为L₀序列的平均幅值

对信号序列{x_k}进行浮动定点，得

第二信号序列{y_k}即为{x_k}的浮动定点处理后得到的信号序列。同样地，对上述第三信号序列进行浮动定点处理，得到第四信号序列的过程也是上述过程。

需要说明的是，在使用数据浮动定点时提出先求功率均值再求平均幅值的方式，相较于求各符号幅值后再计算平均幅值的情况，在不损失浮动定点性能的前提下，在FPGA实现中可以减少开根运算，降低硬件资源消耗。

本申请的一种实施例中，对上述第二信号序列进行相位估计和相位补偿，包括：对上述第二信号序列的导频序列进行去调制处理，得到多个去调制导频序列；计算各上述去调制导频序列的相位，得到多个相位；根据多个上述相位对上述第二信号序列的数据序列进行相位补偿，并将补偿后的上述数据序列拼接得到上述第三信号序列。具体地，突发通信中，通常导频符号已知，因此相位估计可以采用最大似然算法，该算法包括两个步骤，去调制和计算相位，去调制得到去调制导频序列

计算各上述去调制导频序列的相位

根据各去调制导频序列的相位对各数据序列进行相位补偿，且补偿后的上述数据序列拼接得到上述第三信号序列。

本申请的一种实施例中，对上述第二信号序列的导频序列进行去调制处理，得到多个去调制导频序列，包括：获取本地调制序列，上述本地调制序列为上述接收信号对应的原始基带信号的调制序列；计算上述本地调制序列的共轭序列，得到共轭调制序列；根据上述共轭调制序列和上述第二信号序列的导频序列计算得到多个上述去调制导频序列。具体地，去调制过程为接收信号与本地已调制信号共轭相乘，即本地已调制信号对应的本地调制序列的共轭序列与第二信号序列的导频序列相乘。设

进入相位跟踪模块的信号可表示为

则提取用于相位估计的导频进行去调制，其过程为

根据白高斯噪声特性可得，去调制导频序为

一个导频序列对应一个去调制导频序列。

当前相位补偿常用的方法为通过线性内插获取数据符号的相位信息，完成该过程需要利用当前导频估计相位

和下一个导频估计相位

的相位误差，则第i+1段数据里第m个数据符号的相位信息为

上式中i＝0,1,2,...,N-1，m＝0,1,2,...,L₂-1，然而通常突发通信使用有导频辅助的高精度频偏估计算法，信号经过频偏补偿后的残余频偏较小，两块导频之间的数据符号由残余频偏所引起的相位变化非常缓慢，而且在低信噪比条件下，噪声较大，线性插值方法几乎没有优势，且增加了相位计算带来的复杂度。

为了降低相位补偿计算的复杂度，本申请的一种实施例中，根据多个上述相位对上述第二信号序列的数据序列进行相位补偿，得到上述第三信号序列，包括：将上述第二信号序列的各上述数据序列进行二等分，得到多个等分数据序列；根据相邻导频相位对上述等分数据序列进行相位补偿，得到多个补偿后的上述数据序列，上述相邻导频相位为多个上述相位中与上述等分数据序列相邻的上述去调制导频序列的相位；将补偿后的上述数据序列拼接得到上述第三信号序列。具体地，如图4所示，将每段数据等分成两块，用当前估计的相位补偿邻近两边的数据符号，通过仿真已验证，由于有数据辅助的频偏估计精度高，因此突发通信接收机使用“就近原则”相位补偿方法可以达到与线性插值相位补偿方法近乎一致的解调性能。然而在FPGA实现时，线性插值方式需要缓存一段数据，上述方法只需存储一段数据中的后半部分，既减少了存储器资源使用，又缩短了系统处理延时。

本申请的一种实施例中，根据相邻导频相位对上述等分数据序列进行相位补偿，得到多个补偿后的上述数据序列，包括：获取上述第二信号序列的帧头序列；将上述帧头序列的部分序列确定为预定导频序列，上述预定导频序列的长度等于上述导频序列的长度；根据上述预定导频序列的相位对与上述帧头序列相邻的上述等分数据序列进行相位补偿，得到一个补偿后的上述数据序列。具体地，如图4所示，帧头最后L₃个符号确定为预定导频序列，

是使用帧头最后L₃个符号估计得到的，

用于对与上述帧头序列相邻的上述等分数据序列进行相位补偿。

本申请实施例还提供了一种接收信号的相位跟踪装置，需要说明的是，本申请实施例的接收信号的相位跟踪装置可以用于执行本申请实施例所提供的用于接收信号的相位跟踪方法。以下对本申请实施例提供的接收信号的相位跟踪装置进行介绍。

图5是根据本申请实施例的接收信号的相位跟踪装置的示意图。如图5所示，该装置包括：

获取单元10，用于获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；

第一处理单元20，用于对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；

第二处理单元30，用于对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；

第三处理单元40，用于对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。

上述接收信号的相位跟踪装置中，获取单元获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；第一处理单元对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；之后，对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；第二处理单元对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。该装置在进行相位估计和相位补偿之前和之后，均对相应的信号进行浮动定点处理，以降低信号序列的位宽，降低数据传输的数据量，减小相位估计和相位补偿消耗的硬件资源以及解调译码消耗的硬件资源，避免直接截取一定位宽降低相位跟踪精度，进而降低系统解调性能，解决了现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

本申请的一种实施例中，上述第一处理单元包括第一处理子单元、第一计算子单元、第二计算子单元和第三计算子单元，其中，上述第一处理子单元用于对上述第一信号序列进行截取，得到第五信号序列，上述第五信号序列的长度小于上述第一信号序列的长度；上述第一计算子单元用于根据上述第五信号序列计算得到上述第五信号序列的平均功率；上述第二计算子单元用于根据上述平均功率计算得到上述第五信号序列的平均幅值；上述第三计算子单元用于根据上述第一信号序列和上述平均幅值计算得到上述第二信号序列。具体地，上述浮动定点处理是对突发通信的每一帧都重新量化定点，设信号经过浮动定点处理后的位宽为n，对上述第一信号序列进行截取，截取长度为L₀的频偏补偿输出信号序列{x_k}，得到第五信号序列，对其求功率均值

计算长度为L₀序列的平均幅值

对信号序列{x_k}进行浮动定点，得

k＝0,1,2,...,L-1，第二信号序列{y_k}即为{x_k}的浮动定点处理后得到的信号序列。同样地，对上述第三信号序列进行浮动定点处理，得到第四信号序列的过程也是上述过程。

需要说明的是，在使用数据浮动定点时提出先求功率均值再求平均幅值的方式，相较于求各符号幅值后再计算平均幅值的情况，在不损失浮动定点性能的前提下，在FPGA实现中可以减少开根运算，降低硬件资源消耗。

本申请的一种实施例中，上述第二处理单元包括第二处理子单元、第四计算子单元和第三处理子单元，其中，上述第二处理子单元用于对上述第二信号序列的导频序列进行去调制处理，得到多个去调制导频序列；上述第四计算子单元用于计算各上述去调制导频序列的相位，得到多个相位；上述第三处理子单元用于根据多个上述相位对上述第二信号序列的数据序列进行相位补偿，并将补偿后的上述数据序列拼接得到上述第三信号序列。具体地，突发通信中，通常导频符号已知，因此相位估计可以采用最大似然算法，该算法包括两个步骤，去调制和计算相位，去调制得到去调制导频序列

计算各上述去调制导频序列的相位

根据各去调制导频序列的相位对各数据序列进行相位补偿，且补偿后的上述数据序列拼接得到上述第三信号序列。

本申请的一种实施例中，上述第二处理子单元包括获取模块、第一计算模块和第二计算模块，其中，上述获取模块用于获取本地调制序列，上述本地调制序列为上述接收信号对应的原始基带信号的调制序列；上述第一计算模块用于计算上述本地调制序列的共轭序列，得到共轭调制序列；上述第二计算模块用于根据上述共轭调制序列和上述第二信号序列的导频序列计算得到多个上述去调制导频序列。具体地，去调制过程为接收信号与本地已调制信号共轭相乘，即本地已调制信号对应的本地调制序列的共轭序列与第二信号序列的导频序列相乘。设

进入相位跟踪模块的信号可表示为

则提取用于相位估计的导频进行去调制，其过程为

根据白高斯噪声特性可得，去调制导频序为

一个导频序列对应一个去调制导频序列。

当前相位补偿常用的方法为通过线性内插获取数据符号的相位信息，完成该过程需要利用当前导频估计相位

和下一个导频估计相位

的相位误差，则第i+1段数据里第m个数据符号的相位信息为

上式中i＝0,1,2,...,N-1，m＝0,1,2,...,L₂-1，然而通常突发通信使用有导频辅助的高精度频偏估计算法，信号经过频偏补偿后的残余频偏较小，两块导频之间的数据符号由残余频偏所引起的相位变化非常缓慢，而且在低信噪比条件下，噪声较大，线性插值方法几乎没有优势，且增加了相位计算带来的复杂度。

为了降低相位补偿计算的复杂度，本申请的一种实施例中，上述第三处理子单元包括第一处理模块、第二处理模块和第三处理模块，其中，上述第一处理模块用于将上述第二信号序列的各上述数据序列进行二等分，得到多个等分数据序列；上述第二处理模块用于根据相邻导频相位对上述等分数据序列进行相位补偿，得到多个补偿后的上述数据序列，上述相邻导频相位为多个上述相位中与上述等分数据序列相邻的上述去调制导频序列的相位；上述第三处理模块用于将补偿后的上述数据序列拼接得到上述第三信号序列。具体地，如图4所示，将每段数据等分成两块，用当前估计的相位补偿邻近两边的数据符号，通过仿真已验证，由于有数据辅助的频偏估计精度高，因此突发通信接收机使用“就近原则”相位补偿方法可以达到与线性插值相位补偿方法近乎一致的解调性能。然而在FPGA实现时，线性插值方式需要缓存一段数据，上述方法只需存储一段数据中的后半部分，既减少了存储器资源使用，又缩短了系统处理延时。

本申请的一种实施例中，上述第二处理模块包括获取子模块、确定子模块和处理子模块，其中，上述获取子模块用于获取上述第二信号序列的帧头序列；上述确定子模块用于将上述帧头序列的部分序列确定为预定导频序列，上述预定导频序列的长度等于上述导频序列的长度；上述处理子模块用于根据上述预定导频序列的相位对与上述帧头序列相邻的上述等分数据序列进行相位补偿，得到一个补偿后的上述数据序列。具体地，如图4所示，帧头最后L₃个符号确定为预定导频序列，

是使用帧头最后L₃个符号估计得到的，

用于对与上述帧头序列相邻的上述等分数据序列进行相位补偿。

上述接收信号的相位跟踪装置包括处理器和存储器，上述获取单元、第一处理单元、第二处理单元和第三处理单元等均作为程序单元存储在存储器中，由处理器执行存储在存储器中的上述程序单元来实现相应的功能。

处理器中包含内核，由内核去存储器中调取相应的程序单元。内核可以设置一个或以上，通过调整内核参数来解决现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)，存储器包括至少一个存储芯片。

本申请实施例还提供了一种信号处理系统，包括：FPGA和一个或多个处理器，存储器，显示装置以及一个或多个程序，其中，上述一个或多个程序被存储在上述存储器中，并且被配置为由上述一个或多个处理器执行，上述一个或多个程序包括用于执行任意一种上述的方法。

上述信号处理系统中，包括FPGA和一个或多个处理器，存储器，显示装置以及一个或多个程序，其中，上述一个或多个程序被存储在上述存储器中，并且被配置为由上述一个或多个处理器执行，上述一个或多个程序包括用于执行任意一种上述的方法。该方法在进行相位估计和相位补偿之前和之后，均对相应的信号进行浮动定点处理，以降低信号序列的位宽，降低数据传输的数据量，减小相位估计和相位补偿消耗的硬件资源以及解调译码消耗的硬件资源，避免直接截取一定位宽降低相位跟踪精度，进而降低系统解调性能，解决了现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

需要说明的是，在FPGA实现中，基于结构优化的快速相位跟踪的顶层模块设计中输入包括复位信号rst、系统时钟clk、接收数据使能I_data_en及位宽均为16比特的同相分量I_data_i和正交分量I_data_q，输出包括输出使能O_dfp_en及经过二次数据浮动定点后的位宽均为6比特的同相分量O_dfp_i和正交分量O_dfp_q。基于结构优化的快速相位跟踪的顶层模块设计框图如图6所示，图中模块接口设计如表1所示，在FPGA实现基于结构优化的快速相位跟踪算法时，实现过程中的部分接口时序如图7所示。

基于结构优化的快速相位跟踪方法主要包括以下两个大模块：浮动定点和相位跟踪，其中浮动定点包括3个部分：计算平均功率(CPWR)、计算幅值(CAMP)、更新数据(UPD)；相位跟踪模块包括3个部分：去调制(DEM)、计算相位(CPH)、数据相位补偿(DPC)。基于结构优化的快速相位跟踪的FPGA总体设计架构如图8所示。

表1

(1)浮动定点模块主要完成输入数据的位宽调整。在基于结构优化的快速相位跟踪的FPGA总体设计架构中，浮动定点模块被使用两次，一次是将上一模块送进来的数据进行重新量化，量化后的位宽为8比特；另一次是将相位跟踪补偿之后的数据进行重新量化到6比特送入下一模块；浮动定点各子模块的具体说明如下：

计算平均功率(CPWR)：该模块计算一段长度为的接收序列的平均功率pwr_val；

计算幅值(CAMP)：该模块对上一模块得到的平均功率pwr_val进行开根运算，得幅值amp_val。本发明提出先计算平均功率再计算幅值的方式，不影响浮动定点性能，但是在FPGA实现时可以减少开根计算，降低资源消耗；

更新数据(UPD)：该模块完成数据位宽调整。该模块根据需要调整的位宽以及上一模块计算得到的amp_val，对原始输入数据进行位宽调整。

浮动定点模块使用流水结构处理，寄存器RAM_d1和RAM_d3仅需存储长度为的数据即可，远小于，浮动定点模块占用的寄存器资源很小，系统延时也较短。

(2)相位跟踪模块主要完成输入数据的相位估计和补偿，其各子模块的具体说明如下：

去调制(DEM)：该模块对导频进行去调制处理；在基于结构优化的快速相位跟踪的FPGA总体设计架构中，DEM模块对第一次数据浮动定点后得到的信息进行去调制，得dem_data_i和dem_data_q。在FPGA实现中，可根据预存入寄存器REG_pilot的序列值是0还是1来决定导频是否做取反运算，该运算分别对更新后的导频符号dfp_data_i和dfp_data_q使用三目运算符即可完成去调制处理；

计算相位(CPH)：该模块完成相位计算功能；对导频去调制之后的信息进行累加即可得到相位信息ph_val，该处理过程不取均值操作可以有效保留估计相位值的精度；

数据相位补偿(DPC)：该模块完成对数据段的相位补偿；在基于结构优化的快速相位跟踪的FPGA总体设计架构中，DPC模块采用上文中的相位补偿原理，将ph_val对寄存器RAM_d2里的数据进行补偿；由于当前采用的是“就近原则”补偿方式，寄存器RAM_d2里仅需存储一段数据里的一半数据即可，该方式不仅减小寄存器资源使用，而且大大缩短接收端处理延时。

本发明实施例提供了一种设备，设备包括处理器、存储器及存储在存储器上并可在处理器上运行的程序，处理器执行程序时实现至少以下步骤：

步骤S101，获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；

步骤S102，对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；

步骤S103，对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；

步骤S104，对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。

本文中的设备可以是服务器、PC、PAD、手机等。

本申请还提供了一种计算机程序产品，当在数据处理设备上执行时，适于执行初始化有至少如下方法步骤的程序：

步骤S101，获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；

步骤S102，对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；

步骤S103，对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；

步骤S104，对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取计算机可读存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个计算机可读存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例上述方法的全部或部分步骤。而前述的计算机可读存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的接收信号的相位跟踪方法中，首先，获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；然后，对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；之后，对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；最后，对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。该方法在进行相位估计和相位补偿之前和之后，均对相应的信号进行浮动定点处理，以降低信号序列的位宽，降低数据传输的数据量，减小相位估计和相位补偿消耗的硬件资源以及解调译码消耗的硬件资源，避免直接截取一定位宽降低相位跟踪精度，进而降低系统解调性能，解决了现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

2)、本申请的接收信号的相位跟踪装置中，获取单元获取第一信号序列，上述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；第一处理单元对上述第一信号序列进行浮动定点处理，得到第二信号序列，上述第二信号序列的位宽小于上述第一信号序列的位宽；之后，对上述第二信号序列进行相位估计和相位补偿，得到第三信号序列；第二处理单元对上述第三信号序列进行浮动定点处理，得到第四信号序列，上述第四信号序列的位宽小于上述第三信号序列的位宽。该装置在进行相位估计和相位补偿之前和之后，均对相应的信号进行浮动定点处理，以降低信号序列的位宽，降低数据传输的数据量，减小相位估计和相位补偿消耗的硬件资源以及解调译码消耗的硬件资源，避免直接截取一定位宽降低相位跟踪精度，进而降低系统解调性能，解决了现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

3)、本申请的信号处理系统中，包括FPGA和一个或多个处理器，存储器，显示装置以及一个或多个程序，其中，上述一个或多个程序被存储在上述存储器中，并且被配置为由上述一个或多个处理器执行，上述一个或多个程序包括用于执行任意一种上述的方法。该方法在进行相位估计和相位补偿之前和之后，均对相应的信号进行浮动定点处理，以降低信号序列的位宽，降低数据传输的数据量，减小相位估计和相位补偿消耗的硬件资源以及解调译码消耗的硬件资源，避免直接截取一定位宽降低相位跟踪精度，进而降低系统解调性能，解决了现有技术中解调方法难以在不损失解调性能的基础上降低硬件资源消耗的问题。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种接收信号的相位跟踪方法，其特征在于，包括：

获取第一信号序列，所述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；

对所述第一信号序列进行浮动定点处理，得到第二信号序列，所述第二信号序列的位宽小于所述第一信号序列的位宽；

对所述第二信号序列进行相位估计和相位补偿，得到第三信号序列；

对所述第三信号序列进行浮动定点处理，得到第四信号序列，所述第四信号序列的位宽小于所述第三信号序列的位宽。

2.根据权利要求1所述的方法，其特征在于，对所述第一信号序列进行浮动定点处理，得到第二信号序列，包括：

对所述第一信号序列进行截取，得到第五信号序列，所述第五信号序列的长度小于所述第一信号序列的长度；

根据所述第五信号序列计算得到所述第五信号序列的平均功率；

根据所述平均功率计算得到所述第五信号序列的平均幅值；

根据所述第一信号序列和所述平均幅值计算得到所述第二信号序列。

3.根据权利要求1所述的方法，其特征在于，对所述第二信号序列进行相位估计和相位补偿，包括：

对所述第二信号序列的导频序列进行去调制处理，得到多个去调制导频序列；

计算各所述去调制导频序列的相位，得到多个相位；

根据多个所述相位对所述第二信号序列的数据序列进行相位补偿，并将补偿后的所述数据序列拼接得到所述第三信号序列。

4.根据权利要求3所述的方法，其特征在于，对所述第二信号序列的导频序列进行去调制处理，得到多个去调制导频序列，包括：

获取本地调制序列，所述本地调制序列为所述接收信号对应的原始基带信号的调制序列；

计算所述本地调制序列的共轭序列，得到共轭调制序列；

根据所述共轭调制序列和所述第二信号序列的导频序列计算得到多个所述去调制导频序列。

5.根据权利要求3所述的方法，其特征在于，根据多个所述相位对所述第二信号序列的数据序列进行相位补偿，得到所述第三信号序列，包括：

将所述第二信号序列的各所述数据序列进行二等分，得到多个等分数据序列；

根据相邻导频相位对所述等分数据序列进行相位补偿，得到多个补偿后的所述数据序列，所述相邻导频相位为多个所述相位中与所述等分数据序列相邻的所述去调制导频序列的相位；

将补偿后的所述数据序列拼接得到所述第三信号序列。

6.根据权利要求5所述的方法，其特征在于，根据相邻导频相位对所述等分数据序列进行相位补偿，得到多个补偿后的所述数据序列，包括：

获取所述第二信号序列的帧头序列；

将所述帧头序列的部分序列确定为预定导频序列，所述预定导频序列的长度等于所述导频序列的长度；

根据所述预定导频序列的相位对与所述帧头序列相邻的所述等分数据序列进行相位补偿，得到一个补偿后的所述数据序列。

7.一种接收信号的相位跟踪方法，其特征在于，包括：

获取单元，用于获取第一信号序列，所述第一信号序列为接收信号的信号序列经过频偏补偿处理得到的信号序列；

第一处理单元，用于对所述第一信号序列进行浮动定点处理，得到第二信号序列，所述第二信号序列的位宽小于所述第一信号序列的位宽；

第二处理单元，用于对所述第二信号序列进行相位估计和相位补偿，得到第三信号序列；

第三处理单元，用于对所述第三信号序列进行浮动定点处理，得到第四信号序列，所述第四信号序列的位宽小于所述第三信号序列的位宽。

8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质包括存储的程序，其中，所述程序执行权利要求1至6中任意一项所述的方法。

9.一种处理器，其特征在于，所述处理器用于运行程序，其中，所述程序运行时执行权利要求1至6中任意一项所述的方法。

10.一种信号处理系统，其特征在于，包括：FPGA和一个或多个处理器，存储器，显示装置以及一个或多个程序，其中，所述一个或多个程序被存储在所述存储器中，并且被配置为由所述一个或多个处理器执行，所述一个或多个程序包括用于执行权利要求1至6中任意一项所述的方法。

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