CN114188927B - 一种快速响应抗闩锁的静电浪涌保护集成电路 - Google Patents

一种快速响应抗闩锁的静电浪涌保护集成电路 Download PDF

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Abstract

本发明公开了一种快速响应抗闩锁的静电浪涌保护集成电路，属于电子产品的静电放电与浪涌防护领域。本发明采用由晶体管和电阻构成的SCR路径作为主电流泄放电路，大幅降低了保护电路占用的芯片面积，降低了表面电场和栅氧击穿的风险，同时提高了保护电路的自保护能力和鲁棒性；设计内嵌的齐纳管和MOS管，形成多耦合辅助触发电路，当静电浪涌应力到来，辅助主电流泄放电路的开启，提高电路的响应速度，增强电流泄放能力和电压钳位能力；引入稳压钳位电路和肖特基钳位电路作为两条分支泄流路径，抑制了正反馈效应，提高了电路的抗闩锁能力；本发明能够在降低电路面积的条件下提高主电流泄放电路的开启速度，并具有出色的抗闩锁能力和强鲁棒性。

Description

一种快速响应抗闩锁的静电浪涌保护集成电路
技术领域
本发明涉及一种快速响应抗闩锁的静电浪涌保护集成电路，属于电子产品的静电放电与浪涌防护领域。
背景技术
静电放电与电路浪涌是电子产品中常见的一种物理现象。静电放电(ESD)是指携带不同数量静电电荷的物体之间通过直接或间接接触产生的电荷转移造成的瞬时高压或大电流放电，其脉冲宽度大约在ns级。浪涌一般指在电子系统的电源接通瞬间或出现其他异常情况时产生的远大于正常电路工作电压电流的峰值电压或电流，其脉冲宽度大约在us级。浪涌的能量远大于静电放电，因而需要保护电路具有更加出色的泄流能力。静电放电和浪涌的产生在电子产品的生产和应用中具有普遍性和随机性。随着电子产品日益便携和普及应用，针对电子产品采用合理的静电浪涌保护，可以提高电子产品系统的可靠性，降低电子产品的生产和运营成本，有利于提升国民经济价值。
目前，在一些设备体积或面积要求不高的ESD防护或浪涌防护的工程应用中，片外浪涌防护常使用ZnO压敏电阻等聚合物器件，片上ESD防护常使用标准二极管单元及大尺寸的三极管、NMOS等。可控硅(SCR)作为ESD保护单元，虽然具有单位面积鲁棒性强、寄生效应少等优点，但是电压回滞幅度大且不易调节，易闩锁，开启速度慢。这极大地限制了SCR电路单元在静电浪涌防护中的实际工程应用。其他常用于片上IC的RC-Clamp静电防护电路，以及用于电子系统端口的二级管串或稳压管浪涌防护单元，具有一定的瞬态电压耦合或电压钳位的作用，但是占用芯片面积大、体积大，且仅对特定频段范围的静电或浪涌应力有效，鲁棒性弱。
发明内容
为解决目前的静电浪涌保护集成电路尺寸大、电流泄放路径的开启速度慢、仅对特定频段范围的静电或浪涌应力有效、鲁棒性差和易闩锁等问题，本发明提供了一种快速响应抗闩锁的静电浪涌保护集成电路。
本发明的目的在于提供一种快速响应抗闩锁的静电浪涌保护集成电路，其特征在于，所述静电浪涌保护集成电路包括：静电浪涌探测电路、辅助触发电路、主电流泄放电路、稳压钳位电路和肖特基钳位电路；
所述静电浪涌探测电路，用于探测被保护电路端口是否产生了静电浪涌电信号；当静电浪涌电信号作用于所述静电浪涌保护集成电路时，通过电容C和第一电阻R的耦合电流，并在所述第一电阻R上形成压降，所述压降可用于启动所述辅助触发电路中的NMOS管Mn；
当所述辅助触发电路中的所述NMOS管Mn开启时，形成经过第二电阻Rnw和所述NMOS管Mn的辅助触发电流，用于加速启动所述主电流泄放电路，提高所述静电浪涌保护集成电路的响应能力；
当所述辅助触发电流在所述主电流泄放电路中的第三电阻Rpw上的压降达到约0.7V时，所述主电流泄放电路产生正反馈机制，形成所述静电浪涌保护集成电路的主电流泄放路径。
当静电浪涌应力增大至一定强度时，所述稳压钳位电路在所述主电流泄放路径中的雪崩击穿发生前产生齐纳击穿，可用于降低触发电压，加速所述静电浪涌保护集成电路的响应，并增强所述主电流泄放电路的抗闩锁能力。
通过所述肖特基钳位电路，抑制所述主电流泄放路径的正反馈机制，进一步增强所述主电流泄放电路的抗闩锁能力。
可选的，所述静电浪涌探测电路包括电容C和第一电阻R；所述电容C的一端与所述静电浪涌保护集成电路的阳极Anode连接，所述电容C的另一端与所述第一电阻R的一端连接，所述第一电阻R另一端接所述静电浪涌保护集成电路的阴极Cathode，所述电容C和所述电阻R可以根据静电或浪涌的信号频段调节。
可选的，所述主电流泄放电路包括：PNP晶体管Qp、NPN晶体管Qn、所述第二电阻Rnw、所述第三电阻Rpw，所述辅助触发电路包括：所述NMOS管Mn；所述PNP晶体管Qp的发射极和所述第二电阻Rnw的一端与所述静电浪涌保护集成电路的阳极Anode相连，所述PNP晶体管Qp的基极与所述第二电阻Rnw的另一端和所述NPN晶体管Qn的集电极相连，所述PNP晶体管Qp的集电极与所述第三电阻Rpw的一端和所述NPN晶体管Qn的基极相连；所述第三电阻Rpw的另一端和所述NPN晶体管Qn的发射极均与所述静电浪涌保护集成电路的阴极Cathode相连；所述主电流泄放电路用于泄放主要的静电浪涌电流，增强所述静电浪涌保护集成电路的鲁棒性；所述NMOS管Mn的栅极与所述电容C的另一端和所述第一电阻R的一端相连，可以耦合到所述第一电阻R的电压，所述NMOS管Mn的漏极与所述PNP晶体管Qp的基极相连，所述NMOS管Mn的源极与所述静电浪涌保护集成电路的阴极Cathode相连，所述NMOS管Mn的体电极与所述NPN晶体管Qn的基极相连，所述辅助触发电路用于辅助触发所述主电流泄放电路，提高所述静电浪涌保护集成电路的开启速度。
可选的，所述稳压钳位电路包括齐纳管DZ；所述齐纳管DZ的阴极与所述主电流泄放电路中的所述PNP晶体管Qp的基极相连，所述齐纳管DZ的阳极与所述主电流泄放电路中的所述NPN晶体管Qn的基极相连，所述稳压钳位电路用于抑制所述主电流泄放电路中的正反馈机制，提高所述静电浪涌保护集成电路的击穿速度，增强所述静电浪涌保护集成电路的抗闩锁能力。
可选的，所述肖特基钳位电路包括肖特基管DS；所述肖特基管DS的阴极与所述主电流泄放电路中的所述PNP晶体管Qp的基极相连，所述肖特基管DS的阳极与所述静电浪涌保护集成电路的阴极Cathode相连，所述肖特基钳位电路用于抑制所述主电流泄放电路的正反馈效应，提高所述静电浪涌保护集成电路的电压钳位能力，增强所述静电浪涌保护集成电路的抗闩锁能力。
在静电或浪涌应力作用下，所述的电路具有多条电流泄放路径，包括所述主电流泄放电路、所述辅助触发电路、所述稳压钳位电路和所述肖特基钳位电路，用于提高所述静电浪涌保护集成电路的电流泄放能力，增强所述静电浪涌保护集成电路的鲁棒性。
本发明有益效果是：
(1)本发明所述静电浪涌保护集成电路中利用可调的CR结构作为静电浪涌探测电路，一方面可通过调整电容C和第一电阻R的值调整NMOS管Mn的开启状态使主要晶体管泄流通路的开启电压可调，另一方面，可直接通过齐纳击穿打开所述电路，泄放静电浪涌电流，使本发明所述电路不仅可以响应特定频段范围的静电或浪涌应力，而且可以通过齐纳击穿响应静电或浪涌应力；
(2)本发明所述静电浪涌保护集成电路的主电流泄放电路中由PNP晶体管Qp、NPN晶体管Qn、第二电阻Rnw和第三电阻Rpw构成SCR路径，NMOS管Mn作为辅助触发电路，相比于现有RC耦合保护电路技术中采用的大尺寸的NMOS作为主电流泄放电路，大幅降低了静电浪涌防护电路占用的芯片面积，SCR本身具有鲁棒性强的特点，同时，SCR路径的开启，降低了电路的表面电场，降低了栅耦合NMOS管Mn栅氧击穿的风险，同时提高了静电浪涌防护电路的自保护能力；
(3)本发明所述静电浪涌保护集成电路中针对电子产品中的3-5V中高压电路端口，通过设计内嵌的齐纳管DZ和NMOS管Mn，形成多耦合辅助触发电路用于开启主电流泄放电路。当静电浪涌应力到来，栅从第一电阻R耦合得到高电位开启，形成辅助触发电流，帮助内嵌的齐纳管反偏，使主电流泄放电路中寄生晶体管的集电结击穿，提高静电浪涌防护电路的响应速度，增强静电浪涌防护电路的电流泄放能力和抗闩锁能力。
(4)本发明通过在所述静电浪涌保护集成电路中引入稳压钳位电路和肖特基钳位电路，当静电浪涌应力到来，稳压钳位电路和肖特基钳位电路作为两条分支泄流路径，抑制了主电流泄放电路的正反馈效应，与主电流泄放电路并联分流，进一步提高了电路的抗闩锁能力；
(5)本发明所述静电浪涌保护集成电路在静电或浪涌应力作用下，具有多条电流泄放路径，包括所述主电流泄放电路、所述辅助触发电路、所述稳压钳位电路和所述肖特基钳位电路，用于提高所述电路的电流泄放能力，增强所述电路的鲁棒性。
因此，本发明针对3-5V中高压电路端口的静电浪涌防护，能够在合理的版图面积下有效提高主电流泄放电路的开启速度，具有强鲁棒性和出色的抗闩锁能力。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明所述静电浪涌保护集成电路的等效电路图；
图2是现有技术中一种RC耦合保护电路的等效电路图。
图中：C电容、R第一电阻、Qn NPN晶体管、Qp PNP晶体管、Rnw第二电阻、Rpw第三电阻、DZ齐纳管、DS肖特基管、Mn NMOS晶体管。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一：
本实施例提供一种快速响应抗闩锁的静电浪涌保护集成电路，其特征在于，所述电路包括：静电浪涌探测电路、辅助触发电路、主电流泄放电路、稳压钳位电路和肖特基钳位电路；
所述静电浪涌探测电路，用于探测被保护电路端口是否产生了静电浪涌电信号；当静电浪涌电信号作用于所述电路时，通过电容C和第一电阻R的耦合电流，并在所述第一电阻R上形成压降，所述压降可用于启动所述辅助触发电路中的NMOS管Mn；
当所述辅助触发电路中的所述NMOS管Mn开启时，形成经过第二电阻Rnw和所述NMOS管Mn的辅助触发电流，用于加速启动所述主电流泄放电路，提高所述电路的响应能力；
当所述辅助触发电流在所述主电流泄放电路中的第三电阻Rpw上的压降达到约0.7V时，所述主电流泄放电路产生正反馈机制，形成所述电路的主电流泄放路径。
当静电浪涌应力增大至一定强度时，所述稳压钳位电路在所述主电流泄放路径中的雪崩击穿发生前产生齐纳击穿，可用于降低触发电压，加速所述电路的响应，并增强所述主电流泄放电路的抗闩锁能力。
通过所述肖特基钳位电路，抑制所述主电流泄放路径的正反馈机制，进一步增强所述主电流泄放电路的抗闩锁能力。
其中，所述静电浪涌探测电路包括电容C和第一电阻R；所述电容C的一端与所述电路的阳极Anode连接，所述电容C的另一端与所述第一电阻R的一端连接，所述第一电阻R另一端接所述电路的阴极Cathode，所述电容C和所述电阻R可以根据静电或浪涌的信号频段调节。
其中，所述主电流泄放电路包括：PNP晶体管Qp、NPN晶体管Qn、所述第二电阻Rnw、所述第三电阻Rpw，所述辅助触发电路包括：所述NMOS管Mn；所述PNP晶体管Qp的发射极和所述第二电阻Rnw的一端与所述电路的阳极Anode相连，所述PNP晶体管Qp的基极与所述第二电阻Rnw的另一端和所述NPN晶体管Qn的集电极相连，所述PNP晶体管Qp的集电极与所述第三电阻Rpw的一端和所述NPN晶体管Qn的基极相连；所述第三电阻Rpw的另一端和所述NPN晶体管Qn的发射极均与所述电路的阴极Cathode相连；所述主电流泄放电路用于泄放主要的静电浪涌电流，增强所述电路的鲁棒性；所述NMOS管Mn的栅极与所述电容C的另一端和所述第一电阻R的一端相连，可以耦合到所述第一电阻R的电压，所述NMOS管Mn的漏极与所述PNP晶体管Qp的基极相连，所述NMOS管Mn的源极与所述电路的阴极Cathode相连，所述NMOS管Mn的体电极与所述NPN晶体管Qn的基极相连，所述辅助触发电路用于辅助触发所述主电流泄放电路，提高所述电路的开启速度。
其中，所述稳压钳位电路包括齐纳管DZ；所述齐纳管DZ的阴极与所述主电流泄放电路中的所述PNP晶体管Qp的基极相连，所述齐纳管DZ的阳极与所述主电流泄放电路中的所述NPN晶体管Qn的基极相连，所述稳压钳位电路用于抑制所述主电流泄放电路中的正反馈机制，提高所述电路的击穿速度，增强所述电路的抗闩锁能力。
其中，所述肖特基钳位电路包括肖特基管DS；所述肖特基管DS的阴极与所述主电流泄放电路中的所述PNP晶体管Qp的基极相连，所述肖特基管DS的阳极与所述电路的阴极Cathode相连，所述肖特基钳位电路用于抑制所述主电流泄放电路的正反馈效应，提高所述电路的电压钳位能力，增强所述电路的抗闩锁能力。
在静电或浪涌应力作用下，所述的电路具有多条电流泄放路径，包括所述主电流泄放电路、所述辅助触发电路、所述稳压钳位电路和所述肖特基钳位电路，用于提高所述电路的电流泄放能力，增强所述电路的鲁棒性。
从上述实施例可以看出，本发明的一种快速响应抗闩锁的静电浪涌保护集成电路相对于如图2所述的现有技术中RC耦合保护电路的主要改进点之一在于：主电流泄放打开不仅可以通过RC耦合NMOS辅助触发打开，还可以直接通过齐纳击穿直接打开。当静电浪涌应力的所在频段与RC耦合电路针对的特定频段不重合或不完全重合时，所述的电路仍可通过齐纳击穿打开对被保护电路进行有效的静电浪涌防护。
从上述实施例可以看出，本发明的一种快速响应抗闩锁的静电浪涌保护集成电路相对于如图2所述的现有技术中RC耦合保护电路的主要改进点之二在于：主电流泄放电路中由PNP晶体管Qp、NPN晶体管Qn、第二电阻Rnw、第三电阻Rpw构成的SCR电流泄放路径取代大尺寸的NMOS作为电路的主电流泄放电路，NMOS管Mn仅作为辅助触发电路；这样的改进带来的最直观的变化就是大幅降低了保护电路占用的芯片面积，降低了表面电场和栅氧击穿的风险的同时提高了所述的电路的自保护能力和鲁棒性。
本发明的一种快速响应抗闩锁的静电浪涌保护集成电路相对于如图2所述的现有技术中RC耦合保护电路的主要改进点之三在于：NMOS晶体管Mn作为辅助触发电路，与主电流泄放电路中的两晶体管PNP晶体管Qp和NPN晶体管Qn的集电结和稳压钳位电路中的齐纳管DZ并联，当NMOS晶体管Mn的栅上得到高电位的响应信号后进入开态，形成辅助触发电流，辅助齐纳管DZ和SCR路径中寄生晶体管的集电结反偏，提高了主电流泄放电路的开启速度。
本发明的一种快速响应抗闩锁的静电浪涌保护集成电路相对于如图2所述的现有技术中RC耦合保护电路的主要改进点之四在于：稳压钳位电路和肖特基钳位电路中的齐纳管DZ和肖特基管ZS的阴极均与PNP晶体管Qp的基极相连，当静电浪涌应力到来，主电流泄放电路打开，齐纳管DZ和肖特基管ZS作为两条分支泄流路径，抑制了主电流泄放电路的正反馈效应，进而提高了电路的抗闩锁能力。
本发明的一种快速响应抗闩锁的静电浪涌保护集成电路相对于如图2所述的现有技术中RC耦合保护电路的主要改进点之五在于：本发明所述电路在静电或浪涌应力作用下，具有多条电流泄放路径，包括所述主电流泄放电路、所述辅助触发电路、所述稳压钳位电路和所述肖特基钳位电路，用于提高所述电路的电流泄放能力，增强所述电路的鲁棒性。
综上所述，本发明的一种快速响应抗闩锁的静电浪涌保护集成电路，针对3-5V中高压电路端口的静电浪涌防护，能够在合理的版图面积下有效提高主电流泄放电路的开启速度，具有强鲁棒性和出色的抗闩锁能力。为保证电子产品的可靠性提供了有力的技术支持。
本发明实施例中的部分步骤，可以利用软件实现，相应的软件程序可以存储在可读取的存储介质中，如光盘或硬盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种快速响应抗闩锁的静电浪涌保护集成电路，其特征在于，所述静电浪涌保护集成电路包括：静电浪涌探测电路、辅助触发电路、主电流泄放电路、稳压钳位电路和肖特基钳位电路；
所述静电浪涌探测电路，用于探测被保护电路端口是否产生了静电浪涌电信号；当静电浪涌电信号作用于所述静电浪涌保护集成电路时，通过电容C和第一电阻R的耦合电流，并在所述第一电阻R上形成压降，所述压降用于启动所述辅助触发电路中的NMOS管Mn；
当所述辅助触发电路中的所述NMOS管Mn开启时，形成经过第二电阻Rnw和所述NMOS管Mn的辅助触发电流，用于加速启动所述主电流泄放电路，提高所述静电浪涌保护集成电路的响应能力；
当所述辅助触发电流在所述主电流泄放电路中的第三电阻Rpw上的压降达到NPN晶体管Qn的阈值电压时，所述主电流泄放电路产生正反馈机制，形成所述静电浪涌保护集成电路的主电流泄放路径；
当静电浪涌应力增大至强度阈值时，所述稳压钳位电路在所述主电流泄放路径中的雪崩击穿发生前产生齐纳击穿，用于降低触发电压，加速所述静电浪涌保护集成电路的响应，并增强所述主电流泄放电路的抗闩锁能力；
通过所述肖特基钳位电路，抑制所述主电流泄放路径的正反馈机制，进一步增强所述主电流泄放电路的抗闩锁能力；
所述静电浪涌探测电路包括电容C和第一电阻R；所述电容C的一端与所述静电浪涌保护集成电路的阳极Anode连接，所述电容C的另一端与所述第一电阻R的一端连接，所述第一电阻R另一端接所述静电浪涌保护集成电路的阴极Cathode，所述电容C和所述电阻R根据静电或浪涌的信号频段调节；所述主电流泄放电路包括：PNP晶体管Qp、NPN晶体管Qn、所述第二电阻Rnw、所述第三电阻Rpw，所述辅助触发电路包括：所述NMOS管Mn；所述PNP晶体管Qp的发射极和所述第二电阻Rnw的一端与所述静电浪涌保护集成电路的阳极Anode相连，所述PNP晶体管Qp的基极与所述第二电阻Rnw的另一端和所述NPN晶体管Qn的集电极相连，所述PNP晶体管Qp的集电极与所述第三电阻Rpw的一端和所述NPN晶体管Qn的基极相连；所述第三电阻Rpw的另一端和所述NPN晶体管Qn的发射极均与所述静电浪涌保护集成电路的阴极Cathode相连；所述主电流泄放电路用于泄放主要的静电浪涌电流，增强所述静电浪涌保护集成电路的鲁棒性；所述NMOS管Mn的栅极与所述电容C的另一端和所述第一电阻R的一端相连，耦合到所述第一电阻R的电压，所述NMOS管Mn的漏极与所述PNP晶体管Qp的基极相连，所述NMOS管Mn的源极与所述静电浪涌保护集成电路的阴极Cathode相连，所述NMOS管Mn的体电极与所述NPN晶体管Qn的基极相连，所述辅助触发电路用于辅助触发所述主电流泄放电路，提高所述静电浪涌保护集成电路的开启速度；
所述稳压钳位电路包括齐纳管DZ；所述齐纳管DZ的阴极与所述主电流泄放电路中的所述PNP晶体管Qp的基极相连，所述齐纳管DZ的阳极与所述主电流泄放电路中的所述NPN晶体管Qn的基极相连；所述稳压钳位电路用于抑制所述主电流泄放电路中的正反馈机制，提高所述静电浪涌保护集成电路的击穿速度，增强所述静电浪涌保护集成电路的抗闩锁能力；
所述肖特基钳位电路包括肖特基管DS；所述肖特基管DS的阴极与所述主电流泄放电路中的所述PNP晶体管Qp的基极相连，所述肖特基管DS的阳极与所述静电浪涌保护集成电路的阴极Cathode相连，所述肖特基钳位电路用于抑制所述主电流泄放电路的正反馈效应，提高所述静电浪涌保护集成电路的电压钳位能力，增强所述静电浪涌保护集成电路的抗闩锁能力；
在静电或浪涌应力作用下，所述静电浪涌保护集成电路具有多条电流泄放路径，包括所述主电流泄放电路、所述辅助触发电路、所述稳压钳位电路和所述肖特基钳位电路，用于提高所述静电浪涌保护集成电路的电流泄放能力，增强所述静电浪涌保护集成电路的鲁棒性。
2.根据权利要求1所述的静电浪涌保护集成电路，其特征在于，所述静电浪涌保护集成电路应用于3-5V中高压电路端口的静电浪涌防护。
3.一种静电浪涌保护方法，其特征在于，所述方法基于权利要求1-2任一所述的静电浪涌保护集成电路实现，包括：在静电或浪涌应力作用下，所述静电浪涌保护集成电路具有多条电流泄放路径，包括所述主电流泄放电路、所述辅助触发电路、所述稳压钳位电路和所述肖特基钳位电路，用于提高所述静电浪涌保护集成电路的电流泄放能力，增强所述静电浪涌保护集成电路的鲁棒性。
4.权利要求1-2任一所述的静电浪涌保护集成电路和/或权利要求3所述的静电浪涌保护方法在电子产品的静电放电与浪涌防护领域内的应用。
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