CN114156167A - 版图图形 - Google Patents
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- 239000004642 Polyimide Substances 0.000 claims abstract description 18
- 229920001721 polyimide Polymers 0.000 claims abstract description 18
- 238000001259 photo etching Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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Abstract
本申请公开了一种版图图形,包括:第一图形,其位于管芯区域内,且位于管芯区域的角落;第二图形,其面积大于第一图形的面积,第二图形位于管芯区域内,第二图形和第一图形不重叠;该版图图形应用于对目标晶圆进行光刻处理,目标晶圆上形成有聚酰亚胺层,通过该版图图形进行光刻处理后,目标晶圆上第一图形和第二图形所在的区域暴露,去除第一图形和所述第二图形所在区域的聚酰亚胺层后,需要进行背部减薄处理和正面撕膜处理。本申请通过将管芯区域内面积较小的第一图形设置在管芯区域的角落,从而能够在一定程度上避开撕膜的方向,降低第一图形附近的脱落现象,进而提高了产品的可靠性和良率。
Description
技术领域
本申请涉及半导体制造技术领域,具体涉及一种版图图形。
背景技术
在半导体器件的制造业中,为了提高产品的可靠性,通常会在制造工艺中使用聚酰亚胺(polyimide)材料作为缓冲层。
参考图1,其示出了相关技术中提供的版图图形的示意图。如图1所示,管芯区域(图1中最外层的矩形框线内的区域130)内形成有第一图形110和第二图形120,第二图形120的面积大于第一图形110的面积,第一图形110位于管芯区域的上部。
通过该版图图形对形成有聚酰亚胺层的晶圆进行光刻,去除第一图形110和第二图形120所在的区域的聚酰亚胺层后,需要进行背部减薄处理和正面撕膜处理。然而,在进行撕膜后,会在第一图形110附近的区域产生聚酰亚胺层脱膜(peeling)现象,进而降低了产品的可靠性和良率。
发明内容
本申请提供了一种版图图形,可以解决相关技术中提供的版图图形应用于使用聚酰亚胺作为缓冲层的半导体器件的制造工艺中在背面减薄处理后进行正面撕膜产生脱模现象的问题。
本申请实施例提供了一种版图图形,包括:
第一图形,所述第一图形位于管芯区域内,且位于所述管芯区域的角落;
第二图形,所述第二图形的面积大于所述第一图形的面积,所述第二图形位于所述管芯区域内,所述第二图形和所述第一图形不重叠;
所述版图图形应用于对目标晶圆进行光刻处理,所述目标晶圆上形成有聚酰亚胺层,通过所述版图图形进行所述光刻处理后,所述目标晶圆上所述第一图形和所述第二图形所在的区域暴露,去除所述第一图形和所述第二图形所在区域的聚酰亚胺层后,需要进行背部减薄处理和正面撕膜处理。
可选的,所述管芯区域为矩形。
可选的,所述正面撕膜处理的撕膜方向不与所述矩形的任一边长平行,所述第一图形位于所述管芯区域内在所述撕膜方向两侧的任一侧角落。
可选的,所述撕膜方向平行于所述矩形的对角线所在的方向。
可选的,所述撕膜方向与所述矩形的一条边长所在方向的夹角为45度或60度。
可选的,所述第一图形为矩形,所述第二图形为L形,所述第一图形位于所述第二图形凹陷的区域内。
可选的,所述第一图形是半导体器件的栅极对应的图形。
可选的,所述半导体器件为采用超级结结构的MOS器件。
本申请技术方案,至少包括如下优点:
通过将管芯区域内面积较小的第一图形设置在管芯区域的角落,从而能够在一定程度上避开撕膜的方向,降低第一图形附近的脱落现象,进而提高了产品的可靠性和良率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是相关技术中提供的版图图形的示意图;
图2是本申请一个示例性实施例提供的版图图形的示意图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图2,其示出了本申请一个示例性实施例提供的版图图形的示意图,如图2所示,该版图图形包括:
第一图形210,其位于管芯区域(即图2中最外层的矩形框线内的区域230)内,且位于管芯区域的角落。
其中,管芯区域是用于形成半导体器件的区域,在版图上包括多个管芯区域,将版图图形复制到晶圆上时,相对应的,晶圆上也具有多个管芯区域。
本申请实施例中,角落所在的区域可以是以下任一种:
(1)若管芯区域为矩形,以矩形的中心为原点,以矩形互相垂直的两条边长为X轴和Y轴,将管芯区域划分为四个象限,第一图形210的面积小于任一象限的面积,任一象限所在的区域即可定义为管芯区域的“角落”,如图2所示,第一图形210的全部区域位于第三象限内即视为第一图形210位于管芯区域的角落;
(2)若管芯区域为椭圆形或圆形,以穿过管芯区域内心的撕膜方向为划分线将管芯区域划分为两个区域,这两个区域中任一区域即可定义为管芯区域的“角落”,第一图形210的面积小于任一角落的面积,第一图形210的全部区域位于角落内。
第二图形220,其面积大于第一图形210的面积,且其位于管芯区域内,其和第一图形210不重叠。
可选的,如图2所示,第一图形210为矩形,第二图形220为L形,第一图形210位于第二图形220凹陷的区域内。可选的,第一图形210是半导体器件的栅极对应的图形,该半导体可以是采用超级结(super junction,SJ)结构的金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET,可简称为“MOS”)器件。
该版图图形应用于对目标晶圆进行光刻处理,该目标晶圆上形成有聚酰亚胺层,且该目标晶圆的制作工艺中包含背面减薄处理和正面(正面即形成半导体器件所在的面,聚酰亚胺层形成于正面,与之相对的即为晶圆的背面)贴膜处理,其制作工艺包括:通过本申请实施例中提供的版图图形对形成有聚酰亚胺层的目标晶圆进行光刻处理,目标晶圆上第一图形和第二图形所在的区域暴露;去除第一图形和第二图形所在区域的聚酰亚胺层后,保留管芯区域内其它的区域的聚酰亚胺层(如图2中阴影所示);依次进行背部减薄处理和正面撕膜处理(正面撕膜处理的撕膜方向如图2中箭头所示)。由于第一图形位于管芯区域的角落,因此能够避免撕膜的用力方向,降低第一图形附近的聚酰亚胺层的脱落现象。
可选的,若管芯区域为矩形,撕膜方向不与该矩形的任一边长平行,第一图形位于管芯区域内在撕膜方向(穿过矩形中心的撕膜方向)两侧的任一侧角落。其中,撕膜方向可以平行于矩形的对角线所在的方向;或,撕膜方向与矩形的一条边长所在方向的夹角为45度或60度。
综上所述,本申请实施例中,通过将管芯区域内面积较小的第一图形设置在管芯区域的角落,从而能够在一定程度上避开撕膜的方向,降低第一图形附近的脱落现象,进而提高了产品的可靠性和良率。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种版图图形,其特征在于,包括:
第一图形,所述第一图形位于管芯区域内,且位于所述管芯区域的角落;
第二图形,所述第二图形的面积大于所述第一图形的面积,所述第二图形位于所述管芯区域内,所述第二图形和所述第一图形不重叠;
所述版图图形应用于对目标晶圆进行光刻处理,所述目标晶圆上形成有聚酰亚胺层,通过所述版图图形进行所述光刻处理后,所述目标晶圆上所述第一图形和所述第二图形所在的区域暴露,去除所述第一图形和所述第二图形所在区域的聚酰亚胺层后,需要进行背部减薄处理和正面撕膜处理。
2.根据权利要求1所述的版图图形,其特征在于,所述管芯区域为矩形。
3.根据权利要求2所述的版图图形,其特征在于,所述正面撕膜处理的撕膜方向不与所述矩形的任一边长平行,所述第一图形位于所述管芯区域内在所述撕膜方向两侧的任一侧角落。
4.根据权利要求3所述的版图图形,其特征在于,所述撕膜方向平行于所述矩形的对角线所在的方向。
5.根据权利要求3所述的版图图形,其特征在于,所述撕膜方向与所述矩形的一条边长所在方向的夹角为45度或60度。
6.根据权利要求3所述的版图图形,其特征在于,所述第一图形为矩形,所述第二图形为L形,所述第一图形位于所述第二图形凹陷的区域内。
7.根据权利要求3所述的版图图形,其特征在于,所述第一图形是半导体器件的栅极对应的图形。
8.根据权利要求1至7任一所述的版图图形,其特征在于,所述半导体器件为采用超级结结构的MOS器件。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111438403.0A CN114156167A (zh) | 2021-11-30 | 2021-11-30 | 版图图形 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111438403.0A CN114156167A (zh) | 2021-11-30 | 2021-11-30 | 版图图形 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114156167A true CN114156167A (zh) | 2022-03-08 |
Family
ID=80784365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111438403.0A Pending CN114156167A (zh) | 2021-11-30 | 2021-11-30 | 版图图形 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114156167A (zh) |
-
2021
- 2021-11-30 CN CN202111438403.0A patent/CN114156167A/zh active Pending
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