CN114125464B - 视频解码方法与视频解码装置 - Google Patents

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Abstract

本发明提出一种视频解码方法与视频解码装置。接收一初始码流。于第一流水周期内，借由多个处理核的多个熵解码器依据初始码流并行对多个第一图帧进行熵解码，以产生分别对应至多个第一图帧的多个第一解码码流。于第一流水周期内，借由多个处理核的多个编码树单元解码器解码第二解码码流以重构第二图帧。

Description

视频解码方法与视频解码装置
技术领域
本发明是有关于一种视频解码技术，且特别是有关于一种视频解码方法与视频解码装置。
背景技术
随着可再现及存储高解码度或高清晰度视频内容的硬件的开发及传播，越来越需要对高解码度或高清晰度视频内容进行有效地编码或解码的视频编解码器。为满足此需求，国际电信联盟(ITU-T)下的视频编码专家小组VCEG(Video Coding Experts Group)与国际标准化组织ISO/IEC下的动态画像专家小组MPEG(Moving Picture Experts Group)共同开发H.265/HEVC(High Efficiency Video Coding)项目，目标为提供比H.264/AVC(Advanced Video Coding)视频压缩标准更高的编码效率。
此外，随着显示技术的进步，各式图像播放装置的尺寸越来越大，图像质量的要求也越来越高。例如，具备超高画质(UHD)分辨率(例如4K、8K分辨率)的显示器已经逐渐普遍。对应的，当播放图像的尺寸或分辨率提高时，应用各式视频压缩标准的视频解码器必须提高处理效能，才可实时支持每秒60帧(60fps)或其他更高帧率。然而，由专用硬件电路实现的视频解码器的处理效能会受限于半导体制程技术。因此，如何在有限的半导体制程条件下，提高图像处理芯片所支持的输出画面质量，是本领域技术人员所关心的议题。目前，虽然有人提出通过多核处理架构的并行处理来提高解码效能，但其受限码流特性。像是，唯有在图帧包含的子区域(像是条带(slice)或方块(tile))的数量满足特定条件的情况下，才有办法借由多核处理架构提高解码效能。
发明内容
有鉴于此，本发明提供一种视频解码方法与视频解码装置，其不会受限于码流特性而可提升解码效能。
本发明实施例提供一种视频解码方法，其包括下列步骤。接收一初始码流。初始码流包括多个第一图帧的码流以及第二图帧的码流。于第一流水周期内，借由多个处理核的多个熵解码器依据初始码流并行对多个第一图帧的码流进行熵解码，以产生分别对应至多个第一图帧的多个第一解码码流。于第一流水周期内，借由多个处理核的多个编码树单元解码器解码第二解码码流以重构第二图帧，其中第二解码码流为对第二图帧的码流进行熵解码而产生。
从另一观点来看，本发明实施例提出一种视频解码装置，其包括存储器与多个处理核。每一个处理核包括熵解码器及编码树单元解码器。这些处理核的多个熵解码器耦接存储器。这些处理核的多个编码树单元解码器耦接存储器。存储器记录有初始码流。初始码流包括多个第一图帧的码流以及第二图帧的码流。于第一流水周期内，多个熵解码器依据初始码流并行对多个第一图帧的码流进行熵解码，以产生分别对应至多个第一图帧的多个第一解码码流。于第一流水周期内，多个编码树单元解码器解码第二解码码流以重构第二图帧，其中第二解码码流为对第二图帧的码流进行熵解码而产生。
基于上述，在本发明的实施例中，于同一流水周期内，多个处理核内的熵解码器可同时分别对不同图帧进行熵解码。于同一流水周期内，基于在先前流水周期内产生的熵解码结果，多个处理核内的编码树单元解码器可同时分别解码同一张图帧内的不同行编码树单元。借此，可在不受限于码流特性的情况下，透过多处理核的并行解码来提升解码效率，因而具备更广泛的应用范围。
为让本发明的上述特征和优点能更明显易懂，下文特举具体实施方式，并配合附图作详细说明如下。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是依据本发明一实施例的视频解码装置的示意图。
图2是依据本发明一实施例的视频解码方法的流程图。
图3是依据本发明一实施例的视频解码方法的操作示意图。
图4是依据本发明一实施例的具备4个处理核的视频解码装置的示意图。
图5是依据本发明一实施例所绘示的熵解码器进行熵解码的示意图。
图6是依据本发明一实施例的编码树单元解码器解码一图帧的示意图。
图7是依据本发明一实施例的一图帧中多行编码树单元的示意图。
图8是依据本发明一实施例的依序启动编码树单元解码器的示意图。
图9是依据本发明一实施例的多处理核并行解码的示意图。
附图标号说明
10：视频解码装置；
110：存储器；
120_1～120_N：处理核；
121_1～121_N：熵解码器；
122_1～122_N：编码树单元解码器；
bs1：初始码流；
is1_1～is1_N、is2：解码码流；
P31：图帧像素；
AUX0～AUX4：缓存区；
BU1：缓存区；
BU1_1：重构图帧缓存区；
BU2_1～BU2_4：边界参考信息缓存区；
P1：重构图帧；
P2_1～P2_4：边界参考信息；
Flag1～Flag4：时序旗标；
F1：图帧；
R1～RM：一行编码树单元；
NB_ref1～NB_ref4：边界参考信息；
t0、t1、t2、t3、t4：时间点；
TD1～TD4：时段；
Pipe_0～Pipe_8：流水周期；
S201～S203：步骤。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在图式和描述中用来表示相同或相似部分。
应理解，尽管术语“第一”、“第二”可在本文中用以描述各种组件/数据，但此等组件不应受此等术语限制。此等术语仅用以区分一组件/数据与另一组件/数据。
图1是依据本发明一实施例的视频解码装置的示意图。请参照图1，视频解码装置10可应用HEVC标准、AVS2标准或其他类似的视频编解码标准，本发明对此不限制。视频编码装置(未绘示)可依据前述视频压缩标准将视频中的每一图帧分割成互不重迭的编码树单元(Coding Tree Unit，CTU)进行压缩编码。视频解码装置10可获取依据前述视频压缩标准进行编码而产生的多个图帧的初始码流，并依据前述视频压缩标准解码初始码流以重构初始码流中的图帧数据，而获取一视频的多张重构图帧，使显示设备可以播放重构图帧以显示视频。于此，视频解码装置10可包括存储器110与N个处理核120_1～120_N，其中N为大于1的整数。存储器110与N个处理核120_1～120_N可由集成电路实现。
处理核120_1～120_N经由总线140连接存储器110，并用以进行熵解码操作与编码树单元解码操作，以产生前述的重构图帧。具体而言，每一个处理核120_1～120_N各自包括熵解码器121_1～121_N及编码树单元解码器122_1～122_N。熵解码器121_1～121_N与编码树单元解码器122_1～122_N耦接存储器110，并于进行熵解码操作与编码树单元解码操作的过程中存取存储器110。如图1所示，由于视频解码装置10包括N个处理核120_1～120_N，因此视频解码装置10也包括N个熵解码器121_1～121_N及N个编码树单元解码器122_1～122_N。为简洁之故，下文中编码树单元简称为CTU，而编码树单元解码器简称为CTU解码器。
熵解码器121_1～121_N接收初始码流，并对初始码流中对应每一图帧的码流进行熵解码而获取码字(syntax element)与一些经量化的残差系数。于一实施例中，熵解码器121_1～121_N可基于上下文适应性二进制算术编码(context adaptive binaryarithmetic coding，CABAC)算法来解码初始码流。像是，熵解码器121_1～121_N可各自执行概率更新、二进制算术解码与反二值化等等操作。于一实施例中，熵解码器121_1～121_N可将对初始码流进行熵解码而产生的解码码流记录至存储器110，而CTU解码器122_1～122_N可自存储器110取出前述解码码流进行CTU解码，像是反量化处理、反变换处理、帧内预测、帧间预测、环路滤波等等解码处理，以最终产生重构图帧。
图2是依据本发明一实施例的视频解码方法的流程图。请参照图1与图2，本实施例的方法适用于图1中的视频解码装置10，以下即搭配视频解码装置10中的各项组件说明本实施例方法的详细流程。
于步骤S201，视频解码装置10接收一初始码流，且初始码流会记录于存储器110。此初始码流为视频编码装置压缩一视频的多张图帧而产生。初始码流包括多个第一图帧的码流以及第二图帧的码流。
于步骤S202，于第一流水周期内，借由多个处理核120_1～120_N的多个熵解码器121_1～121_N依据初始码流并行对多个第一图帧的码流进行熵解码，借以产生分别对应至多个第一图帧的多个第一解码码流。于一实施例中，第一解码码流包括关联于第一图帧的码字与经量化的残差系数。由于对各张第一图帧进行熵解码所采用的初始概率表是相同的，因此熵解码器121_1～121_N可分别以一张图帧为处理单位来实现并行处理。换言之，熵解码器121_1～121_N可并行处理N张图帧的熵解码，且每一熵解码器独立处理一张图帧的熵解码。另一方面，于步骤S203，于第一流水周期内，借由多个处理核120_1～120_N的多个CTU解码器122_1～122_N解码第二解码码流以重构第二图帧。第二解码码流为对第二图帧的码流进行熵解码而产生。具体而言，于一实施例中，第二解码码流是已通过熵解码器121_1～121_N执行熵解码操作后所产生的码流，当中包括关联于第二图帧的语法元素与经量化的残差系数。需说明的是，步骤S202与步骤S203是于一相同时段执行。换言之，于同一流水周期内，熵解码器121_1～121_N是分别进行关于多张第一图帧的熵解码，与此同时，CTU解码器122_1～122_N正在重构第二图帧。这些第一图帧彼此相异，且第二图帧也相异于这些第一图帧。
在一个流水周期中，每一熵解码器121_1～121_N依照其解码效能完成一张图帧中至少部分码流的概率表读取、概率更新、二进制算术解码与反二值化等处理。例如一张图帧的分辨率为一熵解码器处理效能的4倍，则单一熵解码器在一个流水周期中可完成1/4张图帧的熵解码。类似地，在一个流水周期中，多个CTU解码器122_1～122_N共同依照其解码效能对一张图帧中的各行CTU进行反量化、反变换、帧内预测、帧间预测、环路滤波等处理。例如一张图帧的分辨率为一CTU解码器处理效能的4倍，则在一个流水周期中即需要4个CTU解码器共同执行解码工作以完成一张图帧的重构。
详细而言，图3是依据本发明一实施例的同一流水周期内的解码操作的示意图。请参照图3，于第一流水周期内，熵解码器121_1～121_N可读取存储器110中的初始码流bs1，并可同时进行熵解码而产生对应至多个第一图帧的多个第一解码码流is1_1～is1_N。解码码流is1_1～is1_N一对一对应至不同的第一图帧。熵解码器121_1～121_N可将解码码流is1_1～is1_N写入存储器110。与此同时，依据由熵解码器121_1～121_N其中之一于第二流水周期内产生的解码码流is2，CTU解码器122_1～122_N可在第一流水周期并行CTU解码以重构第二图帧的图帧像素P31。需说明的是，第二流水周期早于第一流水周期。换言之，多个熵解码器122_1～122_N于第一流水周期之前的第二流水周期内，也依据初始码流bs1进行多个图帧的熵解码，其中之一所进行的是第二图帧的熵解码，借此而在第一流水周期前产生了对应至第二图帧的第二解码码流is2。
如此一来，借由多个处理核120_1～120_N的并行处理，视频解码装置10的解码效率可大幅提升。像是，于一应用范例中，假设每一处理核120_1～120_N具备每秒60帧且图像分辨率4K(4K@p60)的处理效能，则多个处理核120_1～120_N的并行处理可实现每秒60帧且图像分辨率8K(8K@p60)的处理效能或具备更高帧率与更高图像分辨率的其他处理效能。
为了更清楚详细解释，特举4个处理核120_1～120_4为例(N＝4)，说明多个处理核的并行解码。图4是依据本发明一实施例的具备4个处理核的视频解码装置的示意图。请参照图4，视频解码装置10可包括存储器110、4个处理核120_1～120_4，以及控制电路130。每一个处理核120_1～120_4包括多个熵解码器121_1～121_4其中之一与多个CTU解码器122_1～122_4其中之一。各组件之耦接关系及功能系与图1所示实施例相同或相似，在此不赘述。
需注意的是，于本实施例中，控制电路130耦接处理核120_1～120_4的熵解码器121_1～121_4及CTU解码器122_1～122_4。控制电路130可用以控制处理核120_1～120_4的启动与否以及熵解码器121_1～121_4及CTU解码器122_1～122_4于并行解码过程中的启动时机。像是，于一实施例中，控制电路130可包括功率管理单元(Power management unit)，其可透过控制各个处理核120_1～120_4的功率状态来启动处理核120_1～120_4。于一实施例中，控制电路130可依据初始码流的视频格式决定多个处理核120_1～120_4的启用数量。像是，控制电路130可依据视频格式中的图像分辨率决定启动全部或部份的处理核120_1～120_4。视频格式例如是经由视频解码装置的中央处理单元(未绘示)写入寄存器，以供控制电路130读取。
举例而言，假设每一个处理核120_1～120_4的处理效能为4K@p60。若为了满足8K@p60的效能需求，控制电路130可决定启动4个处理核120_1～120_4来并行解码。若为了满足4K@p120的效能需求，控制电路130可决定启动处理核120_1～120_4其中之二来并行解码。若为了满足4K@p60的效能需求，控制电路130可决定仅启动处理核120_1～120_4其中之一来单独解码。基此，可使用相同的硬件配置来实现不同的处理效能。
于一实施例中，当熵解码器121_1～121_4皆被启动时，各个熵解码器121_1～121_4是以帧级别进行熵解码，并各自依据专用存储地址将各张图帧的熵解码结果写入存储器110的专用缓存区。于一实施例中，多个熵解码器121_1～121_4可包括第一熵解码器以及第二熵解码器。换言之，第一熵解码器以及第二熵解码器为熵解码器121_1～121_4其中二者。控制电路130可针对第一熵解码器与第二熵解码器分别对应配置第一缓存区与第二缓存区。第一熵解码器将多个第一解码码流其中之一者写入存储器110的第一缓存区，并且第二熵解码器将多个第一解码码流其中之另一者写入存储器110的第二缓存区。此外，多个熵解码器121_1～121_4可包括第三熵解码器以及第四熵解码器。换言之，第三熵解码器以及第四熵解码器为熵解码器121_1～121_4其中另外二者。控制电路130可针对第三熵解码器与第四熵解码器分别对应配置第三缓存区与第四缓存区。第三熵解码器将多个第一解码码流其中之又一者写入存储器110的第三缓存区，并且第四熵解码器将多个第一解码码流其中之再一者写入存储器110的第四缓存区。
为了更清楚详细解释，以下将以控制电路130启动4个处理核120_1～120_4来并行解码为例继续说明。图5是依据本发明一实施例所绘示的熵解码器进行熵解码的示意图。请参照图5，控制电路130可在决定启动4个处理核120_1～120_4之后，分别配置缓存区AUX0～AUX3给各个熵解码器121_1～121_4。换言之，存储器110包括熵解码器121_1～121_4各自专用的缓存区AUX0～AUX3，缓存区AUX0～AUX3用以记录熵解码器121_1～121_4所产生的解码码流is1_1～is1_4(即4个第一解码码流)。具体而言，熵解码器121_1可在对一张图帧进行熵解码时，将解码码流is1_1写入存储器110的缓存区AUX0。熵解码器121_2可在对另一张图帧进行熵解码时，将解码码流is1_2写入存储器110的缓存区AUX1。依此类推，熵解码器121_1～121_4分别将对应于不同图帧的解码码流is1_1～is1_4写入存储器110的缓存区AUX0～AUX3。
于一实施例中，各个CTU解码器122_1～122_4是以CTU的行(row)级别进行CTU解码，并将解码结果(即重构图帧的图帧像素)写入存储器110中关联于重构图帧的一个存储区块中。需说明的是，当针对某一CTU进行解码时，CTU解码器122_1～122_4需要CTU的边界参考信息来产生重构图帧的像素。上述边界参考信息包括待解码CTU行相邻的上一行CTU的至少一部分重构像素信息。因此，基于视频压缩标准中的解码顺序是基于CTU的光栅扫描，CTU解码器122_1～122_4会依序启动，以使CTU解码器122_1～122_4获取正确且足够的边界参考信息进行CTU解码。
于一实施例中，多个CTU解码器122_1～122_4包括第一CTU解码器以及第二CTU解码器。换言之，第一CTU解码器以及第二CTU解码器为CTU解码器122_1～122_4其中二者。此外，CTU解码器122_1～122_4还包括第三CTU解码器以及第四CTU解码器。借由第一CTU解码器于第一流水周期内解码第二图帧的第i行CTU，并借由第二CTU解码器于第一流水周期内解码第二图帧的第(i+1)行CTU。其中，i大于0且小于图像分辨率的高值(height)。亦即，CTU解码器122_1～122_4是分别负责处理位于不同行的CTU。于一实施例中，反应于第一CTU解码器完成第i行CTU中前X个CTU的解码，控制电路130可启动第二CTU解码器开始解码第(i+1)行CTU。亦即，CTU解码器122_1～122_4需要依序启动，以使每一个CTU解码器122_1～122_4可获取足够的边界参考信息进行CTU解码。于一实施例中，CTU解码器122_1～122_4可将边界参考信息写入存储器110的边界参考信息缓存区。
详细而言，于一实施例中，当解码第二图帧的第i行CTU时，借由第一CTU解码器将解码第i行CTU产生的边界参考信息写入存储器110的边界参考信息缓存区。之后，借由第二CTU解码器从边界参考信息缓存区读取边界参考信息，并借由第二CTU解码器依据边界参考信息解码第(i+1)行CTU。当解码第二图帧的第(i+1)行CTU时，借由第二CTU解码器将解码第(i+1)行CTU产生的边界参考信息写入存储器110的边界参考信息缓存区。
相较之下，基于视频编解码标准的规定，于传统多核并行解码架构中，多个解码器通常是分别对一方块或一条带内的CTU进行解码。而若整个图帧所画分的方块或条带的数量少于CTU解码器的数量、或是非为CTU解码器数量的整数倍时，在解码过程中就会产生解码器闲置或任务分配不均的情况而减损了多核并行解码的效能。此外，无论CTU解码器是否可独自针对特定的方块或条带进行CTU解码，针对各CTU行的CTU解码操作都要等待到前一CTU行的所有CTU解码完成后才能开始启动。由此可知，于本发明实施例中，无论CTU属于哪一个tile或slice，由于解码每一行CTU产生的边界参考信息都会写入存储器110的边界参考信息缓存区，因此针对各CTU行的CTU解码操作无需等待到前一CTU行的CTU解码完成后才能开始启动。换言之，一旦某一CTU行的前几个CTU完成解码，边界参考信息缓存区已经记录足够的边界参考信息以供进行下一CTU行的CTU解码。因此，本发明不需要等到整行解码完才启动下一个CTU解码器开始进行CTU解码，也不受限于同一CTU行的CTU可能属于不同方块或条带的限制。因此，本发明实施例可提升解码效率而无需受限于方块或条带的数量。
为了更清楚详细解释，以下同样将以控制电路130启动4个处理核120_1～120_4来并行解码为例继续说明。图6是依据本发明一实施例的CTU解码器解码一图帧的示意图。请参照图6，CTU解码器122_1～122_4可从缓存区AUX4取关联于一张图帧的解码码流is2进行CTU解码，并且CTU解码器122_1～122_4是分别解码不同行的CTU。具体而言，当CTU解码器122_1负责解码第i行CTU，则CTU解码器122_2负责解码第(i+1)行CTU；CTU解码器122_3负责解码第(i+2)行CTU；CTU解码器122_4负责解码第(i+3)行CTU。接着，当CTU解码器122_1负责解码第(i+4)行CTU，则CTU解码器122_2负责解码第(i+5)行CTU；CTU解码器122_3负责解码第(i+6)行CTU；CTU解码器122_4负责解码第(i+7)行CTU。依此类推，CTU解码器122_1～122_4其中每一者各自解码同一图帧上的多行CTU。CTU解码器122_1～122_4将CTU解码产生的重构图帧像素P1写入存储器110的重构图帧缓存区Bu1_1。此外，基于CTU解码器122_1～122_4需要上一行CTU的解码结果来进行CTU解码，控制电路130可透过配置时序旗标Flag1～Flag4而控制CTU解码器122_1～122_4于一流水周期内依序开始进行CTU解码。
须说明的是，存储器110中的缓存区Bu1用以纪录CTU解码器122_1～122_4所输出的重构图帧像素P1以及边界参考信息P2_1～P2_4。于一实施例中，缓存区Bu1经配置包括重构图帧缓存区Bu1_1以及边界参考信息缓存区Bu2_1～Bu2_4，其分别为对应至不同存储器地址的缓存区块。重构图帧缓存区Bu1_1用以纪录CTU解码器122_1～122_4所输出的重构图帧像素P1，而边界参考信息缓存区Bu2_1～Bu2_4各自对应纪录CTU解码器122_1～122_4所输出的边界参考信息P2_1～P2_4。像是，CTU解码器122_1所输出的边界参考信息P2_纪录于边界参考信息缓存区Bu2_1之中，而CTU解码器122_2可从边界参考信息缓存区Bu2_1取得适当的边界参考信息进行CTU解码。
举例而言，当CTU解码器122_2于第一流水周期解码图帧的第(i+1)行CTU时，CTU解码器122_2从存储器110里的边界参考信息缓存区Bu2_1读取CTU解码器122_1产生的边界参考信息P2_1。CTU解码器122_2解码图帧的第(i+1)行CTU所需的边界参考信息P2_1是由CTU解码器122_1对第i行CTU进行CTU解码而产生。CTU解码器122_2依据边界参考信息P2_1及对应于第(i+1)行CTU的解码码流解码第(i+1)行CTU。基于相同原理，当解码图帧的第(i+1)行CTU时，CTU解码器122_2将解码第(i+1)行CTU产生的边界参考信息P2_2写入存储器110的边界参考信息缓存区Bu2_2。由CTU解码器122_2将解码第(i+1)行CTU产生的边界参考信息P2_2可供CTU解码器122_3于解码第(i+2)行CTU使用。
图7是依据本发明一实施例的一图帧中多行CTU的示意图。请参照图7，CTU解码器122_1～122_4可共同解码同一图帧F1的所有CTU。一个CTU的大小可以为64x64画素，但本发明不限制于此。图帧F1可划分为排列成多行的CTU，即图帧F1可包括第1行CTU R1、第2行CTUR2、第3行CTU R3、…、第M行CTU RM。
如图7所示，当CTU解码器122_1解码图帧F1的第1行CTU R1时，CTU解码器122_1将解码第1行CTU R1产生的边界参考信息NB_ref1写入存储器110。当CTU解码器122_2解码图帧F1的第2行CTU R2时，会读取存储器110中的边界参考信息NB_ref1，以便整合CTU R2的数据及边界参考信息NB_ref1进行解码。CTU解码器122_2将解码第2行CTU R2后产生的边界参考信息NB_ref2写入存储器110。当CTU解码器122_3解码图帧F1的第3行CTU R3时，同样会读取及利用边界参考信息NB_ref2进行CTU R3的解码。CTU解码器122_3将解码第3行CTU R3后产生的边界参考信息NB_ref3写入存储器110。当CTU解码器122_4解码图帧F1的第4行CTUR4时，则再读取及利用边界参考信息NB_ref3进行CTU R4的解码。CTU解码器122_4将解码第4行CTU R4后产生的边界参考信息NB_ref4写入存储器110，以供CTU解码器122_1解码第5行CTU时所参考。依此类推之。于一实施例中，每一行CTU解码后所存储的边界参考信息可包括4行重构像素。
图8是依据本发明一实施例的依序启动CTU解码器的示意图。请参照图8，于此实施范例中，于时间点t0，控制电路130启动CTU解码器122_1开始解码图帧F1的第1行CTU R1，并于时间点t1，完成X个CTU的CTU解码。反应于CTU解码器122_1完成X个CTU的解码，控制电路130启动CTU解码器122_2开始解码图帧F1的第2行CTU R2。
于时间点t2，CTU解码器122_2完成第2行CTU R2上的X个CTU的CTU解码。反应于第2行CTU R2上的X个CTU解码完成，控制电路130启动CTU解码器122_3开始解码图帧F1的第3行CTU R3。换言之，于时间点t1与时间点t2之间的期间TD2，CTU解码器122_2进行第2行CTU R2上第1个CTU至第X个CTU的CTU解码；同时间中，CTU解码器122_1则继续进行第1行CTU R1上第(X+1)个CTU及后续的CTU解码，以图8例示所绘，例如完成至第2X个CTU的解码。
于时间点t3，CTU解码器122_3完成第3行CTU R3上的X个CTU的CTU解码。反应于第3行CTU R3上的X个CTU解码完成，控制电路130启动CTU解码器122_4开始解码图帧F1的第4行CTU R4。换言之，于时间点t2与时间点t3之间的期间TD3，CTU解码器122_3进行第3行CTU R3上第1个CTU至第X个CTU的CTU解码；同时间中，CTU解码器122_1则继续进行第1行CTU R1上第(2X+1)个CTU及后续的CTU解码，以图8例示所绘，例如完成至第3X个CTU的解码；同时间中，而CTU解码器122_2进行第2行CTU R2上第(X+1)个CTU及后续的CTU解码，以图8例示所绘，例如完成至第2X个CTU的解码。
于时间点t4，CTU解码器122_4完成第4行CTU R4上的X个CTU的CTU解码。反应于第4行CTU R4上的X个CTU解码完成，若第1行CTU R1已经解码完成，控制电路130启动CTU解码器122_1开始解码图帧F1的第5行CTU R5。换言之，于时间点t3与时间点t4之间的期间TD4，CTU解码器122_4进行第4行CTU R4上第1个CTU至第X个CTU的CTU解码；同时间中，CTU解码器122_1则继续进行第1行CTU R1上第(3X+1)个CTU及后续的CTU解码，而CTU解码器122_2则继续进行第2行CTU R2上第(2X+1)个CTU及后续的CTU解码，而CTU解码器122_3进行第3行CTUR3上第(X+1)个CTU及后续的CTU解码。依此类推，上述时段TD1～时段TD4内的CTU解码重复执行，直至CTU解码器122_1～122_4完成图帧F1的CTU解码。
需说明的是，参数X可视实际应用而设置，本发明对此不限制。举例而言，假设图帧的图像分辨率为8K(宽高为7680画素×4320画素)且CTU的尺寸为64x64，则一行CTU可包括120个CTU。在此情况下，图8范例中的X例如可等于30。在X至少为2的前提下，控制电路130判断要否启动次一行CTU解码的X数量可以较图8所示的30个更多或更少。
图9是依据本发明一实施例的多处理核并行解码的示意图。请参照图9，于流水周期Pipe_0～Pipe_3，熵解码器121_1～121_4分别对初始码流中对应于图帧F90～F93的码流进行熵解码。于一实施例中，每一熵解码器121_1～121_4需要4个流水周期完成一张图帧的熵解码。接着，于流水周期Pipe_4～Pipe_7，熵解码器121_1～121_4分别对图帧F94～F97的码流进行熵解码。另一方面，于流水周期Pipe_4，CTU解码器122_1～122_4可依据熵解码器121_1所产生的解码码流进行CTU解码，以重构图帧F90。于流水周期Pipe_5，CTU解码器122_1～122_4可依据熵解码器121_2所产生的解码码流进行CTU解码，以重构图帧F91。依此类推，CTU解码器122_1～122_4可以在流水周期Pipe_6及Pipe_7重构图帧F92、F93。于每一个流水周期Pipe_4～Pipe_7，CTU解码器122_1～122_4的启动顺序可如图8范例所示。在经过流水周期Pipe_4～Pipe_7之后，CTU解码器122_1～122_4可完成4张图帧F90～F93的重构，且熵解码器121_1～121_4完成对应于图帧F94～F97的熵解码。依据相同的原理，熵解码器121_1～121_4与CTU解码器122_1～122_4可继续同时进行熵解码与CTU解码。具体而言，于于流水周期Pipe_8，熵解码器121_1～121_4分别开始对图帧F98～F101进行熵解码，且CTU解码器122_1～122_4可依据熵解码器121_1所产生的解码码流进行CTU解码，以重构图帧F94。
需说明的是，上述说明是以4个处理核为范例，但本领域具有通常知识者应当可以在参照图4至图9及上述例举的内容后，轻易地推演/类推出其他数量处理核的操作方式，故而在此并不再加以赘述之。
总而言之，若单一个处理核的处理效能为4K@p60，启用4个处理核并行解码可达到8K@p60的解码效能，则每一个处理核的并行解码操作可如图9范例所示。类似的，若单一个处理核的处理效能为4K@p60而希望达成8K@p120的解码效能，经由上述实施例所揭示的做法可知，可启用8个处理核并行处理，则8个熵解码器可经过4个流水周期并行完成8张图帧的熵解码，且8个CTU解码器可于一个流水周期内并行完成2张图帧的CTU解码(亦即8个CTU解码器于4个流水周期内并行完成8张图帧的CTU解码)。
综上所述，在本发明的实施例中，借由多个处理核的并行解码，可大幅提升视频解码装置的解码效能。此外，通过控制熵解码器与编码树单元解码器的解码顺序，以及配置熵解码器与编码树单元进行对应于不同图帧的解码，可在不受限于码流特性的情况下，透过多处理核的并行解码来提升解码效率。此外，由于熵解码器与编码树单元解码器是对不同图帧进行处理，更可有效减少硬件电路的空闲时间而提升解码效率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (14)

1.一种视频解码方法，其特征在于，包括：
接收一初始码流，其中所述初始码流包括多个第一图帧的码流以及一第二图帧的码流；
于一第一流水周期，借由多个处理核的多个熵解码器依据所述初始码流并行对所述多个第一图帧的码流进行熵解码，以产生分别对应至所述多个第一图帧的多个第一解码码流；以及
于所述第一流水周期，借由所述多个处理核的多个编码树单元解码器解码一第二解码码流以重构所述第二图帧，其中所述第二解码码流为对所述第二图帧的码流进行熵解码而产生，
其中所述多个编码树单元解码器包括第一编码树单元解码器以及第二编码树单元解码器，而于所述第一流水周期内，借由所述多个处理核的所述多个编码树单元解码器解码所述第二解码码流以重构所述第二图帧的步骤包括：
借由所述第一编码树单元解码器于所述第一流水周期解码所述第二图帧的第i行编码树单元；以及
借由所述第二编码树单元解码器于所述第一流水周期解码所述第二图帧的第(i+1)行编码树单元。
2.根据权利要求1所述的视频解码方法，其特征在于，所述多个熵解码器包括第一熵解码器以及第二熵解码器，而于所述第一流水周期内，借由所述多个处理核的所述多个熵解码器于依据所述初始码流并行对所述多个第一图帧进行熵解码，以产生分别对应至所述多个第一图帧的所述多个第一解码码流的步骤包括：
针对所述第一熵解码器与所述第二熵解码器分别对应配置第一缓存区与第二缓存区；以及
借由所述第一熵解码器将所述多个第一解码码流其中之一者写入所述第一缓存区，并借由所述第二熵解码器将所述多个第一解码码流其中之另一者写入所述第二缓存区。
3.根据权利要求1所述的视频解码方法，其特征在于，借由所述第一编码树单元解码器于所述第一流水周期解码所述第二图帧的所述第i行编码树单元的步骤包括：
当解码所述第二图帧的所述第i行编码树单元时，借由所述第一编码树单元解码器将解码所述第i行编码树单元产生的边界参考信息写入一存储器的边界参考信息缓存区。
4.根据权利要求3所述的视频解码方法，其特征在于，借由所述第二编码树单元解码器于所述第一流水周期解码所述第二图帧的所述第(i+1)行编码树单元的步骤包括：
借由所述第二编码树单元解码器从所述边界参考信息缓存区读取所述第i行编码树单元的所述边界参考信息；
借由所述第二编码树单元解码器依据所述边界参考信息解码所述第(i+1)行编码树单元；以及
当解码所述第二图帧的所述第(i+1)行编码树单元时，借由所述第二编码树单元解码器将解码所述第(i+1)行编码树单元产生的边界参考信息写入所述存储器的所述边界参考信息缓存区。
5.根据权利要求3所述的视频解码方法，其特征在于，借由所述第二编码树单元解码器于所述第一流水周期解码所述第二图帧的所述第(i+1)行编码树单元的步骤包括：
反应于所述第一编码树单元解码器完成所述第i行编码树单元中前X个编码树单元的解码，启动所述第二编码树单元解码器开始解码所述第(i+1)行编码树单元。
6.根据权利要求1所述的视频解码方法，其特征在于，所述方法更包括：
于所述第一流水周期之前的一第二流水周期，借由所述多个熵解码器其中之一依据所述初始码流进行所述第二图帧的熵解码，以产生对应至所述第二图帧的所述第二解码码流。
7.根据权利要求1所述的视频解码方法，其特征在于，所述方法更包括：
依据所述初始码流的视频格式决定多个处理核的启用数量，其中每一所述处理核包括所述多个熵解码器其中之一与所述多个编码树单元解码器其中之一。
8.一种视频解码装置，其特征在于，包括：
存储器，记录有初始码流，其中所述初始码流包括多个第一图帧的码流以及第二图帧的码流；
多个处理核，每一所述处理核包括熵解码器及编码树单元解码器；
所述多个熵解码器，耦接所述存储器；以及
所述多个编码树单元解码器，耦接所述存储器，
其中，于第一流水周期内，所述多个熵解码器依据所述初始码流并行对所述多个第一图帧的码流进行熵解码，以产生分别对应至所述多个第一图帧的多个第一解码码流，
于所述第一流水周期内，所述多个编码树单元解码器解码第二解码码流以重构所述第二图帧，其中所述第二解码码流为对所述第二图帧的码流进行熵解码而产生，
所述多个编码树单元解码器包括第一编码树单元解码器以及第二编码树单元解码器，
所述第一编码树单元解码器于所述第一流水周期解码所述第二图帧的第i行编码树单元，而所述第二编码树单元解码器于所述第一流水周期解码所述第二图帧的第(i+1)行编码树单元。
9.根据权利要求8所述的视频解码装置，其特征在于，所述视频解码装置更包括一控制电路，而所述多个熵解码器包括第一熵解码器以及第二熵解码器，所述控制电路针对所述第一熵解码器与所述第二熵解码器分别对应配置第一缓存区与第二缓存区，
所述第一熵解码器将所述多个第一解码码流其中之一者写入所述存储器的所述第一缓存区，并且所述第二熵解码器将所述多个第一解码码流其中之另一者写入所述存储器的所述第二缓存区。
10.根据权利要求8所述的视频解码装置，其特征在于，当所述第一编码树单元解码器解码所述第二图帧的所述第i行编码树单元时，所述第一编码树单元解码器将解码所述第i行编码树单元产生的边界参考信息写入所述存储器的边界参考信息缓存区。
11.根据权利要求10所述的视频解码装置，其特征在于，所述第二编码树单元解码器从所述边界参考信息缓存区读取所述第i行编码树单元的所述边界参考信息，并依据所述边界参考信息解码所述第(i+1)行编码树单元，
当所述第二编码树单元解码所述第二图帧的所述第(i+1)行编码树单元时，所述第二编码树单元解码器将解码所述第(i+1)行编码树单元产生的边界参考信息写入所述存储器的所述边界参考信息缓存区。
12.根据权利要求10所述的视频解码装置，其特征在于，所述视频解码装置更包括控制电路，反应于所述第一编码树单元解码器完成所述第i行编码树单元中前X个编码树单元的解码，所述控制电路启动所述第二编码树单元解码器开始解码所述第(i+1)行编码树单元。
13.根据权利要求8所述的视频解码装置，其特征在于，于所述第一流水周期之前的一第二流水周期，所述多个熵解码器其中之一依据所述初始码流进行所述第二图帧的熵解码，以产生对应至所述第二图帧的所述第二解码码流。
14.根据权利要求8所述的视频解码装置，其特征在于，更包括控制电路，所述控制电路依据所述初始码流的视频格式决定所述多个处理核的启用数量。
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