CN114097035A - 在存储器子系统通电阶段期间执行完全存储器刷新的决策 - Google Patents

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Abstract

一种系统包含多个存储器装置和操作性地耦合到所述多个存储器装置的处理装置(例如，控制器)。所述处理装置将检测所述系统的通电并且在存储器组件的初始化之后的时间间隔期间确定所述多个存储器装置的码字子集的读取重试触发率(TR)。所述处理装置进一步确定所述TR是否满足阈值标准。响应于所述TR不满足所述阈值标准，所述处理装置将初始化所述多个存储器装置的完全存储器刷新。

Description

在存储器子系统通电阶段期间执行完全存储器刷新的决策
技术领域
本公开的实施例大体上涉及存储器子系统，并且更具体地说，涉及决定是否在存储器子系统通电阶段期间执行完全存储器刷新。
背景技术
存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的组合。存储器子系统可包含一或多个存储数据的存储器组件。存储器组件可例如是非易失性存储器组件和易失性存储器组件。一般来说，主机系统可使用存储器子系统以在存储器组件处存储数据并且从存储器组件检索数据。
附图说明
根据下文给出的具体实施方式并且根据本公开的各种实施例的附图将更加充分地理解本公开。
图1示出根据本公开的一些实施例的包含存储器子系统的实例计算环境。
图2A是表示根据本公开的实施例的单元电压阈值分布密度相对单元电压的曲线图，其示出短写入到读取(W2R)延迟。
图2B是表示根据本公开的实施例的单元电压阈值分布密度相对单元电压的曲线图，其示出中等W2R延迟。
图2C是表示根据本公开的实施例的单元电压阈值分布密度相对单元电压的曲线图，其示出长W2R延迟。
图3A是示出根据本公开的一些实施例的存储器子系统通电的阶段的时间图。
图3B是示出根据本公开的实施例的图3A的阶段和时间间隔的时间图，在所述时间间隔期间确定存储器子系统的读取重试触发率(TR)。
图3C是示出根据本公开的另一实施例的图3C的阶段和时间间隔的时间图，在所述时间间隔期间确定存储器子系统的TR。
图4是根据本公开的实施例的决定是否在存储器子系统通电阶段期间执行完全存储器刷新的实例方法的流程图。
图5是根据本公开的实施例在系统子系统通电阶段期间决定是否进入正常操作模式的实例方法的流程图。
图6是本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
本公开的方面涉及决定是否在存储器子系统通电阶段期间执行完全存储器刷新。存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可使用包含一或多个存储器组件或装置的存储器子系统。主机系统可提供将存储在存储器子系统处的数据并且可请求将从存储器子系统检索的数据。
存储器子系统可包含可存储来自主机系统的数据的多个存储器组件或存储器装置。在各种实施例中，表示存储器单元的阈值电压的统计分布的单元电压阈值(Vt)分布密度随时间而变化，包含随时间增加的电压漂移(无论存储器子系统是否通电)。结合读取存储器单元时存在的噪声，单个读取电平可能不足以满足读取位的系统可靠性目标。在实践中，可以由存储器控制器(下文称为“控制器”)采用多个读取电平，以便恢复存储在存储器中的数据。通常，如果首次读取操作失败，则读取操作以低电压电平开始，并且接着在读取重试时移动到较高的电压电平。这是由于读取操作的部分写入效应，以避免仅基于读取尝试的Vt分布密度的失真。
在所公开的实施例中，可经由包含读取操作、写入操作或其组合的单元刷新操作执行存储器单元内的电压状态恢复(例如，Vt分布密度的恢复)。写入单元刷新可以是在位写入操作，其中首先确定电压电平状态(通过读取)，并且接着将所述状态重写到与之前相同的存储器单元，将所述单元复位回到原始阈值电压。如果存储器子系统已经长时间断电，则单元Vt分布密度可能已经迁移得显著更高，这如果保持不变，则会使得后续读取尝试的读取重试触发率(TR)更高。较高的TR会使得系统服务质量(QoS)和访问存储器的客户体验下降。由于未能读取目标数据，例如，错误校正码(ECC)未能对由初始读取操作检索到的媒体上的数据进行解码，因此每次重试读取操作时，TR都会增加。当初始低电压读取尝试相对于最佳读取电压来说过低时，可能需要重试读取操作。
常规地，控制器(例如，存储器子系统的处理装置)被配置成在检测到存储器子系统的通电时从不或总是执行完全存储器刷新操作。完全存储器刷新操作是指刷新存储器子系统中的每个单元(通常每次刷新单元的至少一个码字)的过程，所述过程可能花费几分钟到数十分钟来完成。始终执行完全存储器刷新的决定可能会产生不必要的存储器刷新，从而使得通电期间的吞吐量损失、额外的单元磨损、通电期间客户体验降低，以及存储器子系统的持久性和/或可靠性可能受损。然而，采取相反的方法，在存储器子系统通电后从不执行完全存储器刷新操作，会使得操作存储器子系统期间的TR较高和QoS降低，从而对正常运行期间的客户体验产生负面影响。
本公开的方面通过处理装置在存储器子系统通电后在存储器子系统通电后的固定时间段期间执行对读取重试触发率或TR的电平的检测来解决上述和其它缺陷。如果TR满足可接受的阈值标准(例如，在可接受的阈值标准内)，则不需要完全存储器刷新，并且正常操作可以继续进行读取操作和写入操作，所述读取操作和写入操作还可以选择性地执行一些单元刷新。如果TR不满足可接受的阈值标准(例如，不在可接受的阈值标准内)，则可在进入正常操作之前对存储器装置执行完全存储器刷新。为了满足阈值标准，TR可小于任选地乘以比例因子的TR需求值(TRreq)，其中所述比例因子小于一(“1”)。以此方式，可在通电操作之后针对存储器组件、装置或存储器子系统层级决定是否对存储器单元进行完全存储器刷新。
在实施例中，存储器子系统操作性地耦合到处理装置，其中存储器子系统包含一或多个存储器装置。处理装置可检测子系统的通电，并且在存储器子系统的初始化之后的时间间隔期间基于对存储在存储器装置处的码字子集的读取尝试而确定读取重试触发率(TR)。码字是由ECC单独保护的最小数据集。处理装置可进一步确定TR是否满足阈值标准。响应于TR不满足阈值标准，处理子系统可初始化存储器组件或装置的完全存储器刷新。响应于TR满足阈值标准，处理装置可在没有完全存储器刷新的情况下进入正常操作模式。
本公开的优点包含但不限于基于存储器子系统的实际状况而智能发起完全存储器刷新，所述实际状况是在通电后立即根据存储在存储器装置上的码字子集的单元的TR水平测量的。避免在通电阶段后对完全存储器刷新实行全有或全无方法还可以避免存储器单元的不必要磨损，并且在通电阶段和正常操作存储器子系统期间改进系统吞吐量、延迟配置和总体客户体验。下文论述的存储器子系统的特征中的其它优点对于本领域技术人员来说将是显而易见的。
图1示出了根据本公开的一些实施例的包含存储器子系统110的实例计算环境100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或这些的组合。每个存储器装置130或140可以是一或多个存储器组件。
存储器子系统110可以是存储装置、存储器模块，或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储装置(UFS)驱动器和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)以及非易失性双列直插式存储器模块(NVDIMM)。
计算环境100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1示出耦合到一个存储器子系统110的主机系统120的一个实例。主机系统120使用存储器子系统110，例如将数据写入到存储器子系统110和从存储器子系统110读取数据。如本文所使用，“耦合到”通常是指组件或装置之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件或装置)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等的连接。
主机系统120可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、嵌入式计算机(例如，包含在车辆、工业设备或联网的商业装置中的计算机)，或包含存储器和处理装置的此类计算装置。主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)等。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM快速(NVMe)接口存取存储器组件(例如存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。
存储器装置可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是(但不限于)随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的实例包含三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可进行在位写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。
尽管描述了例如3D交叉点型存储器等非易失性存储器组件，但是存储器装置130可基于任何其它类型的非易失性存储器，例如与非(NAND)、只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫族化物的存储器、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、或非(NOR)快闪存储器，以及电可擦除可编程只读存储器(EEPROM)。
单元可每单元存储一或多个位。在一个实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如单层级单元(SLC)、多层级单元(MLC)、三层级单元(TLC)或四层级单元(QLC)，或这些的组合。在一些实施例中，特定存储器组件或装置可包含存储器单元的SLC部分，以及MLC部分、TLC部分或QLC部分。存储器单元中的每一个可存储供主机系统120使用的一或多个数据位。此外，存储器装置130的存储器单元可分组为存储器页、存储器块或码字，其可指用于存储数据的存储器组件或装置的逻辑单元。
存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据之类的操作以及其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲器存储器，或其组合。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。
存储器子系统控制器115可包含被配置成执行存储在本地存储器119中的指令的处理器(处理装置)117。在所示出的实例中，存储器子系统控制器115的本地存储器119包含被配置成存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程。
在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。尽管将图1中的实例存储器子系统110示出为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110可不包含存储器子系统控制器115，并且可改为依靠(例如由外部主机或由与存储器子系统分开的处理器或控制器提供的)外部控制。
一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，并且可将所述命令或操作转换为指令或适当命令以实现对存储器装置130的所需存取。存储器子系统控制器115可负责与存储器装置130相关联的其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作，以及在逻辑块地址与物理地址之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以通过物理主机接口与主机系统120通信。主机接口电路可将从主机系统接收的命令转换成命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
存储器子系统110还可包含未示出的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存器或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址并且解码所述地址以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。在一些实施例中，存储器装置130是受管理的存储器装置(例如，受管理NAND)，其为与本地控制器(例如，本地媒体控制器135)组合的原始存储器装置以用于同一存储器装置封装内的存储器管理。
在一些实施例中，控制器115包含错误校正码(ECC)编码器/解码器111和完全存储器刷新器113。ECC编码器/解码器111可分别在写入到存储器装置130的数据和从存储器装置130读取的数据内执行ECC编码和ECC解码。可执行ECC解码以对ECC码字进行解码以验证数据是否存在错误，并且在一些情况下，校正所述错误。
在实施例中，完全存储器刷新器113可用于检测存储器装置130的TR，并且执行与阈值标准的比较以确定是否发起存储器装置的完全存储器刷新。在一个实施例中，阈值标准是TR小于TR需求值(TRreq)。在另一实施例中，阈值标准是TR小于乘以比例因子(α)的TRreq，其中比例因子小于一(“1”)。下文描述关于完全存储器刷新器113的操作的其它细节。
在一些实施例中，控制器115包含完全存储器刷新器113的至少一部分。另外，控制器115可包含处理器117(处理装置)，所述处理器117被配置成执行存储在本地存储器119中的指令以执行本文所描述的操作。在一些实施例中，完全存储器刷新器113是主机系统120、应用程序或操作系统的部分。
图2A是表示根据本公开的实施例的单元电压阈值(Vt)分布密度相对单元电压的曲线图，其示出短写入到读取(W2R)延迟。由于Vt分布密度随时间变化，除了存储器中的其它噪声机制外，单个读取电平不足以满足存储器单元的系统可靠性目标。多个读取电平(例如，所示的三个电平)可组合使用以实现低位错误率(BER)。如所示出，在一个实施例中，Vt分布密度以需要不同读取电平的方式分布在单元电压范围内，如从左到右所示，在最低电压下读取电平一(“1”)，在中等电压下读取电平二(“2”)，在较高电压下读取电平三(“3”)。在实施例中，Vt分布密度是写入到读取(W2R)延迟的函数。
例如，最近刷新的和更新的W2R延迟可能较短，如图2A所示。但是，随着时间的推移，这些所示的Vt分布密度可随着W2R延迟越来越长而漂移，例如，无论存储器子系统是否断电。与图2A的短W2R延迟相比，图2B的W2R延迟可被称为中等W2R延迟，并且图2C的W2R延迟可被称为长W2R延迟。对于例如非易失性存储器的交叉点阵列之类的一些存储器，例如对单元的读取操作具有部分写入效应。如果读取操作电压就单元Vt分布密度而言过高，则读取操作会使Vt分布密度失真并且使得后续读取操作具有更高的BER。由于读取操作的这种影响，存储器控制器(例如，处理装置)通常可首先以最低电压读取，并且然后以用于后续读取的逐渐升高的电压重试。
为了改进Vt分布密度，存储器控制器可在存储器子系统中以码字的形式，例如以错误校正码(ECC)字的大小对单元执行单元刷新操作。这些单元刷新操作可随机、循序或使用一些其它系统方法完成。在一些情况下，结合读取操作自然地执行单元刷新操作。虽然可以使用读取操作执行部分刷新，但是可以使用在位写入执行更完整的刷新操作，以将单元的Vt分布密度恢复到对应于短W2R延迟的分布。尽管暴露于干扰和噪声，执行此类单元刷新操作可以提高读取存储器单元的能力的稳固性。例如，尽管对码字的初始读取尝试使用最低读取电压，但控制器115将不需要经常执行重试读取。
在不同实施例中，以多种方式执行单元刷新操作。例如，存储器控制器可使用每个相应单元的当前状态，例如通过单个在位写入或多个在位写入以码字的形式重写到单元。作为第二实例，存储器控制器可将每个单元以交替状态重写偶数次。因此，如果单元具有一个值，则存储器控制器可将零写入到所述单元，接着将一重写到所述单元中。作为第三实例，存储器控制器可读取每个单元，因为读取可部分地重写每个单元的数据。作为第四实例，如果单元的读取统计(例如，故障位计数(FBC)和/或特定错误恢复流序列)指示单元的Vt分布密度包含不可接受的长W2R延迟，则存储器控制器可重写每个单元。重写选项还涉及对这些单元的读取操作，因为读取操作可首先用于在将单元的内容写回到那些相应单元中之前获得单元的电压状态。
在实施例中，对于正常操作的存储器子系统，由于对存储器子系统的连续写入操作和读取操作，存储器子系统在Vt分布密度(图2A)内表现出普通的(例如，短)W2R延迟。然而，在存储器子系统断电后，存储器子系统可能会经历一段很长的时间才会开启。此时，单元的电压状态可能迁移得比正常情况高得多，从而产生不可接受的高W2R延迟(例如，图2C)。由于部分写入效应，存储器控制器首先以最低电压执行读取。但是，在长时间断电之后，预期存储器子系统会具有高读取重试触发率(或“TR”)、服务质量(QoS)降低、包含吞吐量减少、延迟配置较差等。这里的挑战是存储器子系统没有指示其已被断电多长时间的信息。
在一些实施例中，在长时间断电的情况下，在进入具有可接受的短W2R延迟的正常操作模式之前，执行完全存储器刷新以重新调整由长W2R延迟引起的Vt分布密度。完全存储器刷新可以是存储器组件，或者可以是整个存储器子系统110，例如，整个存储器装置130。
图3A是示出根据本公开的一些实施例的存储器子系统通电的阶段的时间图300A。在图3A的实例中，与存储器子系统110接口连接的主机系统120允许(短的)指定初始化时段303，在此期间，存储器子系统可以在不接受包含来自主机系统120的读取操作的任何主机命令的情况下初始化其自身。主机系统120还可以允许指定减少的执行时段305(在指定初始化时段303之后)，在此期间，存储器子系统110可以接受主机命令，并且Vt分布密度可在返回到正常操作模式307之前稳定。在指定初始化时段303和/或指定减少的执行时段305所覆盖的持续时间期间，可以对存储器装置130的单元执行完全存储器刷新操作。在至少一个实施例中，持续时间跨越紧接在存储器子系统的实际初始化之后的预定时间段。如将参考图3B-3C所论述，取决于存储器子系统执行实际初始化的速度，这些时间段在时间上可能有所不同。
如本文所论述，在执行存储器子系统110的完全存储器刷新之前，控制器115(例如，完全存储器刷新器113)可在存储器子系统110的实际初始化之后的时间间隔期间确定存储器单元状况是否值得执行完全存储器刷新。时间间隔可大于或小于一秒，也可以是十进制值。在一个实施例中，时间间隔可在3-8秒之间，以提供在一段时间内跟踪和获得TR的准确值的时间。可经由将读取重试触发率(TR)与主机系统120的在本文称为TR需求值(TRreq)的QoS规范进行比较来确定是否执行完全存储器刷新。在一个实施例中，TRreq是用于与TR的值进行比较的阈值标准。如果TR小于TRreq(例如，TR<TRreq)，则TR符合此阈值标准并且不会发起完全存储器刷新。然而，如果TR大于或等于TRreq，则发起完全系统刷新。
在实施例中，因为主机系统120可能不希望在此比较中即使关闭调用也能在可能需要时不进行完全存储器刷新的情况下通过，所以TRreq可以乘以小于一并且可被称为保护带值的比例因子(α)。此比例因子是为了提供额外的容限，所述容限可考虑主机系统120可能发出的可能延迟的管理刷新，并且因此倾向于使TR值必须更低以避免完全存储器刷新。例如，现在避免完全存储器刷新的等式可以是TR<α*TRreq，其中主机系统120可以取决于应用需求和通常在存储器子系统110内预期的管理刷新中的延迟而在设置QoS规范时调整α。
因为TR(例如，TR值)将用于比较，所以控制器115可在如图3B和图3C中的括号所指示的存储器子系统110的实际初始化之后的时间间隔内并且在进入正常操作模式307之前确定TR。确定TR值的方式可取决于实际初始化所需的时间而变化，并且因此可根据由主机系统120发出的主机读取操作中的一个或两个，或可由控制器115发出的单个单元刷新操作来确定。可在指定的系统初始化时段303期间部署的方法是经由单元刷新操作(其发起单独的读取操作)，因为直到指定的系统初始化时段303之后才允许主机读取操作。在一个实施例中，控制器115可确定多达数百万个码字的读取成功/失败，以便确定TR值以及是否执行完全系统刷新。
图3B是示出根据本公开的实施例的图3A的阶段和时间间隔310A的时间图300B，在所述时间间隔310A期间确定存储器子系统110的读取重试触发率(TR)。在时间图300B中，实际初始化时段308所需的时间少于由指定初始化时段303分配的时间。此外，在此实例中，由于实际初始化时段308在指初始化时段303期间完成，因此控制器115仍然可在指定初始化时段的指示为剩余部分303A的剩余部分期间启动单元刷新操作。如所示出，用于计算TR值的时间间隔310A在指定初始化时段303的剩余部分303A期间完成。以此方式，存储器子系统110甚至可在进入指定减少的执行时段305之前确定是否执行完全刷新，从而加速对在存储器子系统110通电期间进一步改进系统性能和用户体验的决定。
图3C是示出根据本公开的另一实施例的图3A的阶段和时间间隔310B的时间图300C，在所述时间间隔310B期间确定存储器子系统110的TR。在时间图300C中，实际初始化时段308所需的时间对于图3B的时间图300B中的时间。在此实例中，用于确定TR的时间间隔310B跨越指定初始化时段303的(较短的)剩余部分303B。因此，控制器115可在指定初始化时段303的剩余部分303B期间启动单元刷新操作。因为确定TR值以及是否执行完全存储器刷新的时间间隔310B仍然需要额外的时间，所以时间间隔310B延伸到指定减少的执行时段305。在指定减少的执行时段305内的时间间隔310B的部分期间，控制器115可继续执行单元刷新操作，但是也可接受和完成主机读取操作，以及其它主机存储器操作。因此，TR的确定可基于主机读取操作、单元刷新操作或在指定减少的执行时段305期间两者的组合。在一个实施例中，实际初始化308占用整个指定初始化时段303，并且因此，时间间隔310B将在指定减少的执行时段305(未示出)内完全移位。因此，取决于在存储器子系统通电期间系统初始化所耗费的时间，控制器115可使用主机读取操作和/或单元刷新操作的不同组合来确定TR的值，并且因此决定是否进行完全存储器刷新。
继续参考图3B-3C，应注意，与指定减少的执行时段305相比，实际初始化时段的时间段以及时间间隔310A和310B不是按比例绘制的，而是为了便于解释而绘制的。例如，时间间隔310A和310B通常是几秒钟，而指定减少的执行时段305可持续长达几分钟。此外，这些不同时间段的持续时间和相对时长可能取决于设计、使用年限和磨损水平等因素而在系统与系统之间有一些不同或显著不同。
图4是根据本公开的实施例的决定是否在存储器子系统通电阶段期间执行完全存储器刷新的实例方法的流程图400。方法400可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法400由图1的控制器115(例如，完全存储器刷新器113)执行。虽然以特定顺序或次序示出，但是除非另外规定，否则可修改过程的次序。因此，应理解，所示出的实施例仅为实例，并且所示出的过程可以不同次序执行，并且一些过程可并行地执行。另外，可在各种实施例中省略一或多个过程。因此，并非每个实施例中都需要所有过程。其它过程流程也是可能的。
在操作410处，处理逻辑检测存储器子系统的通电，所述存储器子系统包含一或多个存储器装置。例如，在长时间断电之后可检测到通电，但处理逻辑不知道多长时间。因此，处理逻辑可被配置成在通电之后和初始化之后进入是否执行完全存储器刷新的判断。
在操作420处，处理逻辑在存储器子系统的初始化之后的时间间隔期间基于存储器装置的一或多个逻辑单元而确定读取重试触发率(TR)。例如，每个逻辑单元可包含一或多个码字。TR可被确定为由读取操作调用的读取重试次数与执行的读取操作次数的比率。例如，读取操作通常在低电压下开始，以免在存储数据的读取操作时过早地重置Vt分布密度。然而，如果Vt分布密度迁移较高，则初始低电压读取尝试可能会失败。后续读取尝试(例如，重试)可在更高的电压下执行，例如，以一定量递增的更高电压。由于之前读取存储数据失败而引起的读取操作的每次重试都会促成总体TR。通过以下中的至少一个：耦合到处理装置的主机系统或由处理逻辑执行的单元刷新操作，可基于存储器装置的读取操作确定TR的值。如参考图3A-3C所提及的，在以下中的至少一个时：在存储器子系统的指定初始化时段303期间或之后，处理逻辑可对一或多个逻辑单元执行单元刷新操作。此外，处理逻辑可在存储器子系统的指定初始化时段303之后的指定减少的执行时段305期间将读取操作从主机系统传递到存储器装置。
在操作430处，处理逻辑确定TR是否满足阈值标准。在一个实施例中，为了满足阈值标准，TR将小于TR需求值(TRreq)。在另一实施例中，为了满足阈值标准，所述TR将小于乘以比例因子的TR需求值(TR<α*TRreq)，其中所述比例因子小于一(“1”)。出于解释的目的，假设比例因子(α)为0.75的同时TRreq可为1x10-10，从而产生不同的阈值标准可用水平。
在操作440处，处理逻辑响应于TR不满足阈值标准而初始化完全存储器刷新(可能与主机业务混合)。主机业务可能需要服务于来自主机系统的存储器操作。例如，TR的不可接受的高值可能是1x10-2、1x10-1或更高，指示一或多个逻辑单元的单元正在以不适当的电压电平读取。在这种情况下，由于未能满足阈值标准，处理逻辑可初始化完全存储器刷新。在不同实施例中，以多种方式执行完全存储器刷新。例如，处理逻辑可使用每个相应单元的当前状态，例如通过单个在位写入或多个在位写入重写到存储器装置上的每个逻辑单元的单元。作为第二实例，处理逻辑可将每个单元以交替状态重写偶数次。因此，如果单元具有一个值，则处理逻辑可将零写入到所述单元，接着将一重写到所述单元中。作为第三实例，存储器控制器可读取每个单元，因为读取可部分地重写存储器的每个单元的数据。作为第四实例，如果单元的读取统计(例如，FBC和/或特定错误恢复流序列)指示单元的Vt分布密度包含不可接受的长W2R延迟，则处理逻辑可重写每个单元。重写选项还涉及对这些单元的读取操作，因为读取操作可首先用于在将单元的内容写回到那些相应单元中之前获得单元的电压状态。
在操作450处，处理逻辑使得存储器子系统响应于TR满足阈值标准而进入正常操作模式(例如，没有完全存储器刷新的操作)。TR的低(因此良好)值可以是1x10-4、1x10-5或甚至更低，指示一或多个逻辑单元的单元正在以适当的电压电平读取。在这些情况下，由于满足阈值标准，处理逻辑可直接进入正常操作模式。TR、TRreq和α的值仅用于解释目的，并不以任何方式限制应用于本文所论述的原理的其它可能实施例的范围。
以此方式，存储器子系统110基于存储器子系统的实际状况提供对完全存储器刷新的智能发起，所述实际状况是在通电后立即根据单元的一或多个逻辑单元的TR水平测量的。避免在通电阶段后对完全存储器刷新实行全有或全无方法还可以避免存储器单元的不必要磨损，并且在通电阶段和正常操作存储器子系统期间改进系统吞吐量、延迟配置和总体客户体验。
图5是根据本公开的实施例在系统子系统通电阶段期间决定是否进入正常操作模式的实例方法的流程图。方法500可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法500由图1的控制器115(例如，完全存储器刷新器113)执行。虽然以特定顺序或次序示出，但是除非另外规定，否则可修改过程的次序。因此，应理解，所示出的实施例仅为实例，并且所示出的过程可以不同次序执行，并且一些过程可并行地执行。另外，可在各种实施例中省略一或多个过程。因此，并非每个实施例中都需要所有过程。其它过程流程也是可能的。
在操作510处，处理逻辑检测存储器子系统的通电，所述存储器子系统包含一或多个存储器组件。例如，在长时间断电之后可检测到通电，但处理逻辑不知道多长时间。因此，处理逻辑可被配置成在通电之后和实际初始化之后进入是否执行完全存储器刷新的判断。
在操作520处，处理逻辑发起对一或多个存储器组件的码字子集的单元的单元刷新操作，所述单元刷新操作包含对单元执行的读取操作。这些单元刷新操作可在指定初始化时段和/或指定减少的执行时段期间执行，并且可为了测试读取重试触发率(TR)在存储器子系统通电之后处于什么位置而执行。参考图3A-3C更详细地论述这些单元刷新操作。
在操作530处，处理逻辑在存储器子系统的实际初始化之后的时间间隔期间基于对码字子集执行的读取操作而确定TR，其中时间间隔包含指定初始化时段。TR可至少基于这些单元刷新读取操作而确定，但还可进一步在指定初始化时段之后的指定减少的执行时段期间基于由主机系统发出的一或多个存储器组件的第二读取操作而确定。TR可在包含指定初始化时段和指定减少的执行时段的至少一部分的时间间隔期间完全确定。
在操作540处，处理逻辑确定TR是否满足阈值标准。在一个实施例中，为了满足阈值标准，TR将小于TR需求值(TRreq)。在另一实施例中，为了满足阈值标准，所述TR将小于乘以比例因子的TR需求值(TR<α*TRreq)，其中所述比例因子小于一(“1”)。出于解释的目的，假设比例因子(α)为0.75的同时TRreq可为1x10-10，从而产生不同的阈值标准可用水平。
在操作550处，处理逻辑响应于TR不满足阈值标准而初始化完全存储器刷新(可能与主机业务混合)。主机业务可能需要服务于来自主机系统的存储器操作。例如，TR的不可接受的高值可能是1x10-2、1x10-1或更高，指示码字子集的单元正在以不适当的电压电平读取。在这种情况下，由于未能满足阈值标准，处理逻辑可初始化完全存储器刷新。
在操作560处，处理逻辑使得存储器子系统响应于TR满足阈值标准而进入正常操作模式(例如，没有完全存储器刷新的操作)。TR的低(因此良好)值可以是1x10-4、1x10-5或甚至更低，指示单元的码字子集正在以适当的电压电平读取。在这些情况下，由于满足阈值标准，处理逻辑可直接进入正常操作模式。TR、TRreq和α的值仅用于解释目的，并不以任何方式限制应用于本文所论述的原理的其它可能实施例的范围。
以此方式，存储器子系统110基于存储器子系统的实际状况提供对完全存储器刷新的智能发起，所述实际状况是在通电后立即根据单元的一或多个码字的TR水平测量的。避免在通电阶段后对完全存储器刷新实行全有或全无方法还可以避免存储器单元的不必要磨损，并且在通电阶段和正常操作存储器子系统期间改进系统吞吐量、延迟配置和总体客户体验。
图6示出计算机系统600的实例机器，其中可执行一组指令以用于使机器执行本文所论述的方法中的任何一或多个。在一些实施例中，计算机系统600可对应于主机系统(例如，图1的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器115的操作(例如，执行操作系统以执行对应于图1的完全存储器刷新器113的操作)。在替代实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。
机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接桥，或能够(依序或以其它方式)执行指定将由所述机器采取的动作的指令集的任何机器。此外，虽然示出单个机器，但是还应认为术语“机器”包含机器的任何集合，所述集合单独地或联合地执行指令的集合(或多个集合)以执行本文所论述的方法中的任何一或多个。
实例计算机系统600包含经由总线630彼此通信的处理装置602、主存储器604(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器606(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统618。
处理装置602表示一或多个通用处理装置，例如微处理器、中央处理单元等等。更具体地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置602还可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置602被配置成执行用于执行本文所论述的操作和步骤的指令626。计算机系统600可进一步包含用以经由网络620通信的网络接口装置608。
数据存储系统618可包含机器可读存储媒体624(也称为计算机可读媒体)，其上存储有一或多个指令集626或体现本文所描述的方法或功能中的任何一或多种的软件。指令626还可在由计算机系统600执行期间完全或至少部分地驻存在主存储器604内和/或处理装置602内，主存储器604和处理装置602也构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器604可以对应于图1的存储器子系统110。
在一个实施例中，指令626包含用于实施对应于错误确定组件(例如，图1的完全存储器刷新器113)的功能性的指令。尽管在实例实施例中将机器可读存储媒体624示出为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的一组指令并且使机器执行本公开的方法中的任何一或多种的任何媒体。术语“机器可读存储媒体”可包含但不限于固态存储器、光学媒体和磁性媒体。
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用于将其工作的主旨最有效地传达给本领域其它技术人员的方式。算法在这里并且通常被认为是引起所要结果的操作的自洽序列。操作是要求对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已经证明将这些信号称为位、值、元件、符号、字符、术语、数目等是方便的。
然而，应牢记，所有这些和类似术语应与适当物理量相关联，并且仅是应用于这些量的方便标记。本公开可以指将计算机系统的寄存器和存储器内的表示为物理(电子)数量的数据操控和变换为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理数量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文中的操作的设备。此设备可出于预期目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中呈现的算法和显示在本质上与任何特定的计算机或其它设备无关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。将了解，可使用多种编程语言来实施如本文所描述的本公开的教示。
本公开可提供为计算机程序产品或软件，其可以包含在其上存储有可以用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
在前述说明书中，本公开的实施例已经参考其具体实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广泛精神和范围的情况下对本公开进行各种修改。因此，说明书和图式应被视为说明性的而非限制性的。

Claims (20)

1.一种系统，其包括：
多个存储器装置，其存储码字集合；以及
处理装置，其操作性地耦合到所述多个存储器装置，以：
检测所述系统的通电；
在所述多个存储器装置的初始化之后的时间间隔期间基于存储在所述多个存储器装置处的码字子集而确定读取重试触发率(TR)；
确定所述TR是否满足阈值标准；并且
响应于所述TR不满足所述阈值标准，初始化所述多个存储器装置的完全存储器刷新。
2.根据权利要求1所述的系统，其中，响应于所述TR满足所述阈值标准，所述处理装置进一步使得所述系统在没有所述完全存储器刷新的情况下进入正常操作模式。
3.根据权利要求1所述的系统，其中为了满足所述阈值标准，所述TR将小于TR需求值。
4.根据权利要求1所述的系统，其中所述TR是基于以下各项中的至少一个来确定：
所述多个存储器装置的第一读取操作，其包括由所述处理装置执行的单元刷新操作；或
所述多个存储器装置的第二读取操作，其由耦合到所述系统的主机系统发出。
5.根据权利要求4所述的系统，其中在以下中的至少一个时：在所述多个存储器装置的指定初始化时段期间或之后，所述处理装置将对码字子集执行所述单元刷新操作。
6.根据权利要求4所述的系统，其中所述处理装置将在所述多个存储器装置的所述初始化之后的指定减少的执行时段期间将所述第二读取操作从所述主机系统传递到所述多个存储器装置。
7.根据权利要求1所述的系统，其中所述时间间隔包括小于一秒的时间段。
8.一种系统，其包括：
多个存储器组件；以及
处理装置，其操作性地耦合到所述多个存储器组件，以：
检测所述系统的通电；
至少在指定初始化时段期间，发起对存储在所述多个存储器组件处的码字子集的单元刷新操作，所述单元刷新操作包括对所述码字子集执行的读取操作；
在所述系统的实际初始化之后的时间间隔期间基于对所述码字子集执行的所述读取操作而确定读取重试触发率(TR)，其中所述时间间隔包含所述指定初始化时段；
确定所述TR是否满足阈值标准；并且
响应于所述TR满足所述阈值标准，使得所述系统在没有执行完全存储器刷新的情况下进入正常操作模式。
9.根据权利要求8所述的系统，其中，响应于所述TR不满足所述阈值标准，所述处理装置进一步初始化所述多个存储器组件的完全存储器刷新。
10.根据权利要求8所述的系统，其中为了满足所述阈值标准，所述TR将小于乘以比例因子的TR需求值，其中所述比例因子小于一(“1”)。
11.根据权利要求8所述的系统，其中在所述指定初始化时段之后的指定减少的执行时段期间基于由主机系统发出的所述多个存储器组件的第二读取操作而进一步确定所述TR。
12.根据权利要求8所述的系统，其中所述处理装置还在所述指定初始化时段之后对所述码字子集执行所述单元刷新操作。
13.根据权利要求8所述的系统，其中所述时间间隔包括进入所述正常操作模式之前的时间段。
14.一种方法，其包括：
由存储器子系统的处理装置检测所述存储器子系统的通电，其中所述存储器子系统包括多个存储器装置；
在所述存储器子系统的初始化之后的时间间隔期间，由所述处理装置基于存储在多个存储器装置处的多个逻辑单元而确定读取重试触发率(TR)，其中每个逻辑单元包括一或多个码字；
由所述处理装置确定所述TR是否满足阈值标准；以及
响应于所述TR不满足所述阈值标准，初始化所述存储器子系统的所述多个存储器装置的完全存储器刷新。
15.根据权利要求14所述的方法，其中，响应于所述TR满足所述阈值标准，所述方法进一步包括使得所述存储器子系统在不执行所述完全存储器刷新的情况下进入正常操作模式。
16.根据权利要求14所述的方法，其中满足所述阈值标准包括使所述TR小于乘以比例因子的TR需求值，其中所述比例因子小于一(“1”)。
17.根据权利要求14所述的方法，其中确定所述TR包括基于以下各项中的至少一个而确定所述TR：
所述多个存储器装置的第一读取操作，所述第一读取操作包括由所述处理装置执行的单元刷新操作；或
所述多个存储器装置的第二读取操作，其由耦合到所述存储器子系统的主机系统发出。
18.根据权利要求17所述的方法，其进一步包括在以下中的至少一个时：在所述存储器子系统的指定初始化时段期间或之后，对所述多个逻辑单元执行所述单元刷新操作。
19.根据权利要求18所述的方法，其进一步包括在所述存储器子系统的所述指定初始化时段之后的指定减少的执行时段期间将所述第二读取操作从所述主机系统传递到所述存储器子系统。
20.根据权利要求14所述的方法，其中所述完全存储器刷新与服务于从主机系统接收的存储器操作混合。
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