CN114078519A - 数字感知器装置及操作数字感知器装置的方法 - Google Patents

数字感知器装置及操作数字感知器装置的方法 Download PDF

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Abstract

本发明揭示了一种数字感知器装置及操作数字感知器装置的方法。本发明的工作数字感知器根据储存于一内容存储器阵列的数字内容数据的数据库来处理输入数字信息，并输出储存于一回应存储器阵列的对应数字数据。再者，该工作数字感知器内的该内容存储器阵列及该回应存储器阵列由闩锁器型的存储器单元所组成，以管理快速及频繁改变的数字处理环境，类似人类大脑中工作存储区的信息处理功能。

Description

数字感知器装置及操作数字感知器装置的方法
技术领域
本发明是有关于一种无须计算的数字内存储(in-memory)处理器。亦即，根据储存于一易失性(volatile)内容存储器的数字内容数据的数据库，该数字内存储处理器处理输入数字信息，并输出储存于一易失性回应存储器的对应数字回应数据。特别地，为因应新的数字处理环境，可快速更新该数字内存储处理器内的内容存储器及回应存储器。
背景技术
如图1所示的现代化范纽曼型计算架构(Von Neumann computing architecture)中，中央处理单元(CPU)10根据来自主存储器11的指令及数据，执行逻辑运算。CPU 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit)12、一输出/输入装置13及一程序控制单元14。在计算行程(computation process)之前，由该程序控制单元14设定CPU 10指向储存在主存储器11中起始(initial)指令的起始地址码。之后，根据由程序控制单元14中与时脉同步(clock-synchronized)的地址指标(address pointer)所存取的主存储器11的循序指令，以算术与逻辑单元12处理所述数字数据。一般而言，CPU 10的数字逻辑运算行程是同步执行的且由一组预先写好并储存于存储器的循序指令所驱动。
数字计算所消耗的功率可利用数学式表示为P～f×C×VDD 2，其中f表示时脉频率、C表示主动(active)电路总电容值(capacitance)以及VDD表示数字电路的正供电电压。因此，跑一个运算程序所需的能量正比于完成该组指令的时脉步骤(clock steps)的数目。各指令步骤包含从主存储器11撷取(fetch)指令与数据、于该算术与逻辑单元12中执行微操作(micro-operation)、以及将结果数据回存主存储器11或输出至该输出输入装置13。完成一组指令所需的总计算能量正比于存储器存取的频率以及充电/放电汇流排线(buslines)与主动电路(暂存器(register)、逻辑栅(logic gate)及多工器(multiplexer))的总电容。要完成该运算处理步骤的存储器存取频率越高，数字处理器就必需消耗越多能量及时间。
在生物的神经系统(biologic nerve system)中，由连接至该神经系统的多个感知器官场(field)接收如光、声音、触摸、味觉、嗅觉等等的外在刺激(stimuli)。神经信号以电气脉波(electrical pulse)的型式和感受体(receptor)场内产生的神经传导素(neuraltransmitter)(分子(molecules))的型式传送，以触发该神经系统中的神经网路的下一个连接层的活化(activation)。通过该神经系统的神经网路硬体的多重阶层，由该连接层产生的神经信号场持续向前处理。根据其神经形态(neuromorphic)架构及来自前一层的神经信号的接收场(receptive field)，各神经网路层平行处理并撷取信息。不同于目前的范纽曼型计算架构是藉由事先写好的指令重复数字数据的多个逻辑计算，信息处理的神经信号利用其神经形态架构，在层与层间以单步骤前馈(feed-forward)方式传播。因此，就信息处理效率及能量消耗而言，生物神经系统的神经网路阶层的平行处理与撷取数据方式是优于目前计算系统中利用多个循序的逻辑计算的处理与撷取数据方式。
受神经网路的信息平行处理所启发，申请人发明一数字存储器处理器，类似于神经网路系统的信息处理，是在一个前馈步骤内，直接藉由该处理器的存储器硬体来平行处理数字信号。数字信息处理的数字符号(symbol)通常以一连串混合0与1的位(bit)(二进位数字)来表示，其中在数字电路中是通过分别施加正电压VDD及接地电压VSS来提供0与1的信号。一个具有多个位(以代表特定输入内容信息)的输入数字符号可以被该存储器处理器智慧化地处理(intelligently processed)以输出代表感知/回应信息的另一数字符号，故该存储器处理器被给于”数字感知器”的名称。”智慧化地处理”的涵义是根据一池子(pool)的已知数字”内容”知识，输入数字”内容”能独立自主地(autonomously)产生该感知/回应信息。相较于上述的”内容”处理，CPU利用逻辑操作及指向地址的位置的存储器来处理数字信息，而现场可程序化逻辑栅阵列(field programmable gate array)是通过连接来规划(configure)其地址多工器，以撷取出其内部查找表(look-up table)的逻辑内容以进行数字信息处理。
该数字感知器可被规划为储存一群数字内容符号及其对应的数字输出符号于存储器单元内，类似于内建(built-in)神经网路硬体。该群数字内容符号代表现实世界的不同情境，如同上述的数字内容。所述对应的数字输出符号可以是数字命令(command)以驱动一类比装置，或是其他数字感知器的输入数字符号。在中华人民共和国专利公告号CN107153872B的揭露内容，申请人将可规划(configurable)非易失性存储器阵列应用于数字感知器，以储存数字内容符号及数字感知/回应符号。对不同行程(process)，可对所述非易失性存储器阵列进行多次规划以回应新信息处理环境，例如从新输入数据组或新应用的演算法所取得的更新数字信息。
发明内容
本发明提供了一种数字感知器装置及操作数字感知器装置的方法，以管理快速及频繁改变的数字处理环境，类似人类大脑中工作存储区的信息处理功能。
一方面，本发明提供了一种数字感知器装置，包含：
一易失性内容存储器阵列，具有m行×n列个第一存储器元件，用以平行比较一个n位输入符号以及m个n位内容符号，其中所述m个n位内容符号预存于所述m行的第一存储器元件之中，其中各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其预存的n位内容符号；
一检测及驱动电路，根据m个指示信号及所述易失性内容存储器阵列中m条第一字线上的m个第一切换信号，分别施加m个第二切换信号至一易失性回应存储器阵列的m条第二字线；以及
所述易失性回应存储器阵列，具有m行×q列个第二存储器元件，其中所述m行的第二存储器元件分别预存m个q位回应符号，其中当一行的第二存储器元件接收到一启动的第二切换信号时，所述行的第二存储器元件被接通以输出其预存的q位回应符号当作一个q位输出符号。
一方面，本发明提供了一种操作一数字感知器装置的方法，所述数字感知器装置包含一易失性内容存储器阵列以及一易失性回应存储器阵列，所述方法包含：
平行比较一个n位输入符号以及m个n位内容符号，所述m个n位内容符号是预存于具有m行×n列个第一存储器元件的易失性内容存储器阵列中，以致于各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其预存的n位内容符号；
根据m个指示信号及所述易失性内容存储器阵列中m条第一字线上的m个第一切换信号，分别施加m个第二切换信号至一个具有m行×q列个第二存储器元件的易失性回应存储器阵列的m条第二字线，其中所述m行的第二存储器元件分别预存m个q位回应符号；
当一行的第二存储器元件接收到一启动的第二切换信号时，接通所述行的第二存储器元件以输出其预存的q位回应符号当作一个q位输出符号；以及
当一行的第二存储器元件接收到一失效的第二切换信号时，关闭所述行的第二存储器元件。
利用本发明，可以管理快速及频繁改变的数字处理环境，类似人类大脑中工作存储区的信息处理功能。
附图说明
图1显示一典型CPU的习知范纽曼型计算架构。
图2显示本发明工作数字感知器(WDP)的方块图。
图3根据本发明一实施例，显示一个n列及m行的串联CAM阵列的示意图。
图4根据本发明一实施例，显示一写入字线驱动单元及一字线解码器的示意图。
图5根据本发明一实施例，显示图3CAM阵列的n位SRAM写入驱动单元的示意图。
图6根据本发明一实施例，显示一匹配检测单元及一写入选择及字线驱动单元的示意图。
图7根据本发明一实施例，显示一个SRAM阵列的示意图。
图8根据本发明一实施例，显示一个q位SRAM写入驱动单元的示意图。
图9根据本发明一实施例，显示该WDP的匹配逻辑单元的示意图。
图10根据本发明一实施例，显示n位输入缓冲器及驱动单元的示意图。
图11根据本发明一实施例，显示q位输出缓冲器及驱动单元的示意图。
附图标号：
10 CPU
11 主存储器
12 算术与逻辑单元
13 输出/输入装置
14 程序控制单元
20 n位输入汇流排线
21 字线选择节点
22 写入内容汇流排线
23 写入回应汇流排线
24、25、26、65、81 节点
27 外部输出汇流排线
61 匹配检测器
62 正反器
63 字线选择单元
64 驱动单元
71 SRAM单元
110 q位输出缓冲器及驱动单元
111 输出数据正反器
112 输出驱动单元
200 工作数字感知器
300 串联的CAM阵列
301 字线WCi
302 2n位线
303 m条匹配线
310 CAM单元
315 6T SRAM单元
316、317 互补节点
318 输出共同电极
319 存取晶体管
320 被闩锁的反相器
321、322 连接电极
400 写入字线驱动单元
410 二阶段反相器缓冲器
500 n位SRAM写入驱动单元
510、751、920数据正反器
520、752反相驱动器
530、753传输栅
610 匹配检测单元
611、621、622、811、812 节点
620 写入选择及字线驱动单元
630 NOR栅
640 反相缓冲器
700 SRAM阵列
701 字线WRi
702 2q位线
750 q位SRAM写入驱动单元
800 匹配逻辑单元
810 PMOSFET
820、830NMOSFET
840 半闩锁器
900 n位输入缓冲器及驱动单元
901 2n位搜寻线
930 二阶段反相驱动器
具体实施方式
以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明请求项的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。熟悉本领域者应可理解，本说明书中方法及示意图的实施例仅为示例，而非限制。因本说明书的揭露而了解本发明精神的熟悉本领域者，可使用其他实施例，均应落入本发明请求项的范围。
因为许多数字信息处理，例如用于视讯或音讯的数字信号处理、来自深度神经网路(deep neural network)学习模型的不同节点/层的即时新数据组所计算得出的卷积(convolution)系数等，须要快速及频繁地更新信息处理环境，故亟须一种具有快速及频繁更新能力的数字感知器。本领域技术人士所熟知的是：非易失性存储器装置的规划时间(习知浮动栅(floating gate)非易失性存储器装置须要大约10ms至1μs的规划时间)及写入次数耐久度(endurance)(习知浮动栅非易失性存储器装置大约100k次)都不如使用于习知范纽曼型运算处理器系统的易失性存储器装置(SRAM与DRAM)。根据本发明，为因应快速及频繁改变的数字处理环境，申请人根据易失性内容存储器及易失性回应存储器中快速写入及高耐久度的闩锁器(latch)型存储器单元，建构一种工作数字感知器(working digitalperceptron，WDP)。该WDP的功能非常类似于人类大脑处理系统中”工作存储器(workingmemory)”的功能。请注意，”工作存储器”的概念在神经科学(neuroscience)领域中已被定义且众所周知。
为完成工作数字感知器的上述功能，申请人利用下列元件来组成图2的工作数字感知器(WDP)200：一个n*m的串联的内容可定址存储器(content addressable memory，CAM)阵列300、一个q*m的静态随机存取存储器(static random access memory，SRAM)阵列700、一个n位输入缓冲器及驱动(buffer&driver)单元900、一个q位输出缓冲器及驱动单元110、一写入字线(wordline)驱动单元400、一个n位SRAM写入驱动单元500、一个q位SRAM写入驱动单元750、一匹配逻辑单元800、一匹配检测单元610及一写入选择及字线驱动单元620。
在图2中，WDP 200连接该n位输入汇流排线20以接收输入数字数据信号，且连接至该q位输出汇流排线27以传送输出数字信号。一写入内容汇流排线22及一写入回应汇流排线23分别连接至该n位SRAM写入驱动单元500及该q位SRAM写入驱动单元750。当于节点24上的控制信号WDin转为一高电压位准状态时，二个SRAM写入驱动单元500及750分别从该写入内容汇流排线22及该写入回应汇流排线23接收并储存一行(row)n位SRAM数据信号及一行q位SRAM数据信号。当于节点25上的写入使能信号WEnb转为一高电压位准状态时，在该写入字线驱动单元400中启动(activate)一被选择字线WCi及在该SRAM阵列700中连续地启动对应字线WRi(与被选择字线WCi同一行)的情况下，二个SRAM写入驱动单元500及750同时将一行n位内容数据及一行q位回应数据写入至CAM阵列300的位线302及SRAM阵列700的位线702，其中0<＝i<＝(m-1)。通过将连接至一字线解码器(decoder)40(图4)的多个字线选择节点21的其一节点启动为高电压位准状态，来完成选择所述字线301。之后，逐行(row byrow)将n位内容数据及q位回应数据分别写入至该CAM阵列300的m行及该SRAM阵列700的m行。该CAM阵列300的m个n位内容数据及该SRAM阵列700的m个q位回应数据被适应性地(adaptively)更新，以因应快速及频繁改变的数字处理环境(类似于人类大脑的”工作存储器”的信息处理功能)。
当该CAM阵列300及该SRAM阵列700已储存完处理数据后，节点26上具高电压VDD的使能信号Enb会启动该WDP 200，如图2所示。将来自该外部n位输入汇流排线20的输入数据信号传送至该输入缓冲器及驱动单元900，以搜寻输入数字数据是否匹配该CAM阵列300中任一行数字内容数据。当该输入数字数据匹配该CAM阵列300中的一行数字内容数据时，其对应匹配线(match line)电气连接其右侧节点至其左侧节点，且该左侧节点30被偏压至接地电压；否则，由于匹配线电气中断的缘故，该CAM阵列300中所有未匹配的匹配线的右侧节点会维持于浮接(floating)状态。然后，m条匹配线303于右侧节点上的电压信号馈入至该匹配检测单元610。一条已匹配的匹配线上的电压信号被拉低至接地电压准位，以馈入至对应的匹配检测器61，再经由该写入选择及字线驱动单元620产生高电压信号VDD以接通(turnon)该SRAM阵列700的对应字线，至于其他未匹配的匹配线所对应的该SRAM阵列700内的字线则维持关闭状态(turn off)。接着，储存于该SRAM阵列700内对应行的q位回应码的电压信号就通过2q位线(bit line)702被传送至该q位输出缓冲器及驱动单元110。
为消除不相关内容输入而产生的错误回应，若且唯若(if and only if)该n位输入数据匹配该CAM阵列300的一行内容数据，则该q位输出缓冲器及驱动单元110会连接至外部输出汇流排线27。参考图2及图6，来自该匹配检测单元610且施加于该节点65的具高电压VDD(代表匹配)的匹配信号MH，被传送至匹配逻辑单元800。当节点26上具高电压VDD的使能信号Enb启动该WDP 200时，该匹配逻辑单元800会在节点81上输出具高电压VDD的OE信号以连接该q位输出缓冲器及驱动单元110及该外部输出汇流排线27，以传送相关数字内容的对应回应数据电压信号至其他单元。
一实施例中，图3显示一个n列(column)及m行的CAM阵列300的示意图。各CAM单元310包含一典型6T(晶体管(transistor))SRAM单元315、一N型金属氧化半导体场效晶体管(N-type Metal Oxide Semiconductor Field Effect Transistor，NMOSFET)的互补装置对(complementary device pair)N1及N2以及一切换NMOSFET装置N3。各6T SRAM单元315包含二个被闩锁的反相器(latched inverter)320及二个存取晶体管319。该6T SRAM单元315中二个被闩锁的反相器320的二个互补节点316及317分别连接至NMOSFET互补装置对N1及N2的栅极(gate)，而该NMOSFET互补装置对N1及N2的输出共同电极318则连接至切换NMOSFET装置N3的栅极。各字线WCi是由一行的CAM单元310中各6T SRAM单元315的存取晶体管319的栅极所组成。在n列及m行的CAM阵列300中的m行存取晶体管319的栅极形成了m条字线WCi 301，如图3所示，i＝0～(m-1)。2n位线302，BLi及
Figure BDA0002634108260000091
包含了CAM阵列300的互补位线，是由n列的6T SRAM单元315所组成。各搜寻线SLi及其互补搜寻线
Figure BDA0002634108260000092
是分别由一列的NMOSFET互补式装置对N2及N1的连接电极322及321所组成。2*n条搜寻线901则由n列的搜寻线SLi及其互补搜寻线
Figure BDA0002634108260000093
所组成，j＝0～(n-1)。一行串联的n个切换NMOSFET装置N3形成单一匹配线，故总共有m条匹配线303形成于该n列及m行的CAM阵列300中。
所述字线WCi301连接至一写入字线驱动单元400，如图4所示，i＝0～(m-1)。CAM阵列300的2n位线302连接至一个n位SRAM写入驱动单元500，如图5所示。一字线解码器40解码一地址码(address code)以启动多条线21中选择节点Si上的高电压信号VDD及所述字线301中被选择字线WCi上的高电压信号VDD。接着，根据被启动选择节点Si，图4写入字线驱动单元400内的二阶段反相器缓冲器410接通该被选择字线WCi。图5中，该n位SRAM写入驱动单元500包含n个数据正反器(flip-flop)单元510、2n个反相驱动器(inverter buffer)520以及2n个传输栅(transmission gate)530。所述数据正反器单元510用来储存从多条汇流排线DCj 22接收的一行写入内容数据，且由节点24上具一高电压VDD的WDin信号启动所述数据正反器单元510，其中j＝0～(n-1)。所述反相驱动器520用来驱动一行写入数据电压信号进入所述位线302。由节点25上具一高电压VDD的WEnb信号接通所述传输栅530以连接所述写入数据电压信号至CAM阵列300的2n位线302。
来自图3CAM阵列300的m条匹配线303及连续字线汇流排线301的右侧节点分别连接至该匹配检测单元610及该写入选择及字线驱动单元620。在图6中，该匹配检测单元610包含m个匹配检测器61及m个正反器62。所述匹配检测器61用来感测连接至m条匹配线303右侧节点的节点611上的电压偏压，而所述正反器62用来储存所述匹配线303上的匹配状态数据。各匹配检测器61包含一高电压源PMOSFET装置P1、一匹配的PMOSFET装置P2、一反相器IM以及一充电电容器CM。当节点26上一个具高电压信号VDD的Enb信号启动一匹配检测器61时，其对应高电压源PMOSFET装置P1被关闭以将连接至对应匹配线的电容器节点611与高电压源轨(rail)VDD断接。因为输入数据和储存于该CAM阵列300的一行的数据相匹配，连接至匹配检测器61的该已匹配的匹配线会快速放电至接地电压，电容器节点611的电压电位会下降到低于反相器IM的临界电压，以将输出节点621翻转到高电压状态。同时，若该CAM阵列300有一行的内容数据与输入数据相匹配，所述PMOSFET装置P2之一会将节点65上一匹配信号MH的电压充电至高电压VDD，之后，反相器IM的输出电压信号会储存于对应的正反器62。对各行，正反器62于节点622上的输出及字线301中相同行的连续字线WCi皆连接至该字线选择单元63中NOR栅630的二个输入端。至于已匹配的匹配线及写入行SRAM数据的情况，该NOR栅630的输出端再连接至驱动单元64中的反相缓冲器(inverter buffer)640，以启动图7中该回应SRAM阵列700内被选择的字线WRi。
图7显示q列×m行的SRAM阵列700的示意图。各单元71是一典型SRAM单元，包含6个晶体管。SRAM阵列700的字线WRi 701分别连接至该写入选择及字线驱动单元620的输出，其中i＝0～(m-1)。SRAM阵列700的2q条位线/互补位线702分别连接至该q位SRAM写入驱动单元750以写入所述回应数据，及连接至该q位输出缓冲器及驱动单元110以读出所述回应数据。图8显示该q位SRAM写入驱动单元750的示意图。该q位SRAM写入驱动单元750包含q个数据正反器751、2*q个反相驱动器752及2*q个传输栅753。通过节点24上具高电压VDD的WDin信号，所述数据正反器751储存来自汇流排线23的节点DRj上的一行回应数据，其中j＝0～(q-1)。所述反相驱动器752用来驱动所述回应数据至所述SRAM位线702。通过节点25上具高电压VDD的WEnb信号启动所述传输栅753，以将数据电压信号写入至SRAM阵列700的所述位线702。当节点24上的控制信号WDin具高电压VDD时，SRAM写入驱动单元500及750分别从写入内容汇流排线22及写入回应汇流排线23接收并储存一行的n位SRAM数据信号及一行的q位SRAM数据信号。当节点25上的写入使能信号WEnb具高电压VDD时，由该写入字线驱动单元400及该写入选择及字线驱动单元620启动一被选择字线的情况下，SRAM写入驱动单元500及750同时将一行的n位内容数据及一行的q位回应数据写入至CAM阵列300的位线302及SRAM阵列300的位线702。藉由在所述字线选择节点WRi的一节点上启动一高电压信号VDD，来选择所述字线701之一，其中i＝0～(m-1)，且所述字线选择节点WRi连接至该写入选择及字线驱动单元620的输出端。然后，再将所述n位内容数据及该q位回应数据逐行地写入至CAM阵列300及SRAM阵列700的m行之中。
图9显示匹配逻辑单元800的示意图。当节点26未被电压VSS启动(即节点26具一接地电压)时，PMOSFET 810和NMOSFET 820都被接通，导致输出节点811具有电压电位VDD，致使半闩锁器(half latch)840的输出节点81具有电压电位VSS。当节点26被电压VDD启动以关闭PMOSFET 810和NMOSFET 820时，只有在节点65上的匹配信号MH具有电压VDD时，NMOSFET 830才会被接通以将节点811的电压电位拉低至接地电压，致使半闩锁器840的输出节点81具有VDD电压电位。因此，图2中只有在节点65上的匹配信号MH具有电压VDD时，半闩锁器840的节点81上的具VDD电压的OE信号才能连接该q位输出缓冲器及驱动单元110与该q位输出汇流排线27。依此，若n位输入数据与该CAM阵列300内其中一行的n位内容数据相匹配，来自所述匹配检测器61之一的具有电压VDD的匹配信号MH，致使该匹配逻辑单元800在节点81上输出具有高电压VDD的OE信号，以连接该q位输出缓冲器及驱动单元110与该q位输出汇流排线27。否则，在”不匹配”内容存储器阵列(该CAM阵列300中没有任何一行匹配)的情况下，该q位输出缓冲器及驱动单元110不会连接至该q位输出汇流排线27。
图10显示n位输入缓冲器及驱动单元900的示意图。该n位输入缓冲器及驱动单元900包含n个数据正反器920以及2n个二阶段反相驱动器930。所述数据正反器920用来储存n位输入数据，而所述二阶段反相驱动器930用来驱动电压信号至搜寻线901。当节点26被施加一具有电压VDD的Enb信号以启动WDP 200时，所述数据正反器920接收来自n位输入汇流排线20的n位输入数据，且所述二阶段反相驱动器930驱动施加的电压信号至与该CAM阵列300连接的搜寻线901，亦即SLi及
Figure BDA0002634108260000111
其中j＝0～(n-1)。如图3所示，每当有一个输入位匹配一CAM单元310时，施加一电压VDD于搜寻线SLi上代表输入数据1，或者施加该电压VDD于互补搜寻线
Figure BDA0002634108260000112
上代表输入数据0，由代表储存内容数据1的接通(on)的MOSFET装置N2传递该施加电压VDD，或者由代表储存内容数据0的接通的MOSFET装置N1传递该施加电压VDD至其共同输出节点318上(参考图3)。之后，于各共同输出节点318上的电压VC<～VDD可用来接通切换晶体管N3。因为各匹配线MLi是由第i行串联的切换晶体管N3所组成，各匹配线MLi的左侧节点连接至接地节点30，而其右侧节点连接至对应的匹配检测器61，当输入数据串匹配该CAM阵列300的一整行的内容数据时，该匹配线MLi的右侧节点会通过一整行接通的晶体管N3连接至接地电压。另一方面，若输入数据串不匹配该CAM阵列300的一整行的内容数据，因为不匹配的匹配线的該行中任一关闭的晶体管N3会中断电气连接至左侧节点的接地电压，故在不匹配的匹配线的右侧节点会浮接。
当匹配检测器单元610及写入选择及字线驱动单元620接通该SRAM阵列700中所述字线701之一时，通过节点26上输出具有电压VDD的Enb信号，将该SRAM阵列700中对应行的q位电压信号传送至q个输出数据正反器111，如图11所示。来自图9匹配逻辑单元800的节点81上具有电压VDD的OE信号导致输出驱动单元112连接至图2的输出汇流排线27Qj，其中j＝0～(q-1)。之后，WDP 200中回应数据的q位输出电压信号被传递至该q位输出汇流排线27，以连接至其他数字电路单元。
以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，藉以让熟悉本领域者了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，“本发明”等类似的用语，并未限缩请求项的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被权利要求及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subject matter)，并非用来诠释或限制请求项的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入权利要求所定义的本发明的范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论权利要求是否列举所述元件及构件。

Claims (22)

1.一种数字感知器装置，其特征在于，包含：
一易失性内容存储器阵列，具有m行×n列个第一存储器元件，用以平行比较一个n位输入符号以及m个n位内容符号，其中所述m个n位内容符号预存于所述m行的第一存储器元件之中，其中各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其预存的n位内容符号；
一检测及驱动电路，根据m个指示信号及所述易失性内容存储器阵列中m条第一字线上的m个第一切换信号，分别施加m个第二切换信号至一易失性回应存储器阵列的m条第二字线；以及
所述易失性回应存储器阵列，具有m行×q列个第二存储器元件，其中所述m行的第二存储器元件分别预存m个q位回应符号，其中当一行的第二存储器元件接收到一启动的第二切换信号时，所述行的第二存储器元件被接通以输出其预存的q位回应符号当作一个q位输出符号。
2.如权利要求1所述的数字感知器装置，其特征在于，当所有的第二切换信号都失效时，所述易失性回应存储器阵列不会输出任何q位回应符号。
3.如权利要求1所述的数字感知器装置，其特征在于，所述检测及驱动电路回应一第一控制信号、所述m个指示信号以及所述m个第一切换信号，启动所述m个第二切换信号中的一个或零个第二切换信号以及启动一匹配信号，其中所述第一控制信号被启动以启动所述数字感知器装置，以及其中当所述n位输入符号匹配所述m个n位内容符号之一时，所述匹配信号被启动。
4.如权利要求3所述的数字感知器装置，其特征在于，所述检测及驱动电路包含m个感测元件，各感测元件包含：
一匹配检测器，用来接收所述第一控制信号及一对应指示信号，以产生一感测信号；
一正反器，连接在所述匹配检测器及一驱动单元之间，用以回应所述第一控制信号以储存所述感测信号；以及
所述驱动单元，用以回应所述感测信号及一对应第一字线上的一对应第一切换信号，启动一对应第二切换信号。
5.如权利要求4所述的数字感知器装置，其特征在于，各匹配检测器包含：
一第一PMOS装置，连接在一数字电压轨以及一第一连接节点之间，其中，所述数字电压轨具有一数字电压以及所述第一连接节点接收一对应指示信号，其中所述第一PMOS装置的栅极接收所述第一控制信号；
一第二PMOS装置，连接在所述数字电压轨以及一第二连接节点之间，其中所述第二PMOS装置的栅极连接所述第一连接节点；
一反相器，连接在所述第一连接节点及所述正反器之间，用以将所述对应指示信号反相为所述感测信号；以及
一电容器，连接在所述第一连接节点及一接地节点之间；
其中所有匹配检测器的第二连接节点相连接以产生所述匹配信号。
6.如权利要求3所述的数字感知器装置，其特征在于，更包含：
一输入汇流排，接收所述n位输入信号；以及
一输入缓冲器及驱动单元，连接于所述易失性内容存储器阵列的n个互补搜寻线对以及所述输入汇流排之间，用以根据所述第一控制信号，暂存并驱动所述n位输入信号至所述n个互补搜寻线对。
7.如权利要求3所述的数字感知器装置，其特征在于，更包含：
一输出汇流排；以及
一输出缓冲器及驱动单元，位于所述易失性回应存储器阵列的q个互补第二位线对以及所述输出汇流排之间，用以暂存所述q位输出符号以及驱动所述q位输出符号至所述输出汇流排，其中所述输出缓冲器及驱动单元是否电气连接至所述易失性回应存储器阵列的q个互补第二位线对取决于所述第一控制信号，以及其中所述输出缓冲器及驱动单元是否电气连接至所述输出汇流排取决于所述匹配信号。
8.如权利要求3所述的数字感知器装置，其特征在于，更包含：
一字线解码器及驱动器电路，解码一地址信号、启动所述m个第一切换信号之一以及分别施加所述m个第一切换信号至所述m条第一字线；
一个n位数据汇流排；
一个q位数据汇流排；
一个n位写入驱动器电路，根据一第二控制信号连接至所述n位数据汇流排，以及根据一第三控制信号及所述被启动的第一切换信号，将来自所述n位数据汇流排的m个n位内容符号之一写入至所述易失性内容存储器阵列；以及
一个q位写入驱动器电路，根据所述第二控制信号连接至所述q位数据汇流排，以及根据所述第三控制信号及所述被启动的第二切换信号，将来自所述q位数据汇流排的m个n位回应符号之一写入至所述易失性回应存储器阵列；
其中，在所述第一控制信号被启动之前，所述第二控制信号及所述第三控制信号先被启动。
9.如权利要求1所述的数字感知器装置，其特征在于，所述易失性内容存储器阵列包含：
m条匹配线，各匹配线产生一对应指示信号且是由一对应行中多个第一存储器元件的切换晶体管相串联所组成；
n个互补搜寻线对，接收所述n位输入符号，各互补搜寻线对连接至一列的多个第一存储器元件；
n个互补第一位线对，接收所述m个n位内容符号，各互补第一位线对连接至一列的多个第一存储器元件；以及
一共源极线，用以将所述匹配线的同侧端点连接起来至一预设的电压端。
10.如权利要求9所述的数字感知器装置，其特征在于，各第一存储器元件包含：
一静态随机存取存储器单元，包含：
一闩锁器，具一第一输出节点及一第二输出节点；以及
一第一存取晶体管及一第二存取晶体管，其中所述第一存取晶体管连接在所述第一输出节点以及一对应互补第一位线对的一位线之间，其中所述第二存取晶体管连接在所述第二输出节点以及所述对应互补第一位线对的另一位线之间；
一第一NMOS装置，所述第一NMOS装置的栅极连接至所述第一输出节点；
一第二NMOS装置，所述第二NMOS装置的栅极连接至所述第二输出节点；以及
所述切换晶体管，其中所述第一NMOS装置的第一端以及所述第二NMOS装置的第一端相连接至所述切换晶体管的栅极，所述第一NMOS装置的第二端连接至一对应互补搜寻线对的一第一搜寻线，而所述第二NMOS装置的第二端连接至所述对应互补搜寻线对的一第二搜寻线。
11.如权利要求1所述的数字感知器装置，其特征在于，根据所述m个n位内容符号以及所述m个q位因应符号，所述n位输入符号能独立自主地产生所述q位输出符号。
12.如权利要求1所述的数字感知器装置，其特征在于，所述易失性内容存储器阵列中所述m个n位内容符号及所述所述易失性回应存储器阵列中所述m个q位回应符号可被适应性更新，以因应快速及频繁改变的数字处理环境，且所述快速及频繁改变的数字处理环境类似于人类大脑的工作存储器的信息处理功能。
13.一种操作一数字感知器装置的方法，其特征在于，所述数字感知器装置包含一易失性内容存储器阵列以及一易失性回应存储器阵列，所述方法包含：
平行比较一个n位输入符号以及m个n位内容符号，所述m个n位内容符号是预存于具有m行×n列个第一存储器元件的易失性内容存储器阵列中，以致于各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其预存的n位内容符号；
根据m个指示信号及所述易失性内容存储器阵列中m条第一字线上的m个第一切换信号，分别施加m个第二切换信号至一个具有m行×q列个第二存储器元件的易失性回应存储器阵列的m条第二字线，其中所述m行的第二存储器元件分别预存m个q位回应符号；
当一行的第二存储器元件接收到一启动的第二切换信号时，接通所述行的第二存储器元件以输出其预存的q位回应符号当作一个q位输出符号；以及
当一行的第二存储器元件接收到一失效的第二切换信号时，关闭所述行的第二存储器元件。
14.如权利要求13所述的方法，其特征在于，更包含：
当所有的第二切换信号都失效时，所述易失性回应存储器阵列不会输出任何q位回应符号。
15.如权利要求13所述的方法，其特征在于，更包含：
于所述平行比较步骤之前，启动一第一控制信号以启动所述数字感知器装置。
16.如权利要求15所述的方法，其特征在于，所述分别施加步骤更包含：
根据所述m个指示信号及所述第一控制信号，分别产生m个感测信号及启动一匹配信号；
根据所述第一控制信号，分别储存所述m个感测信号；以及
根据所述m个感测信号及所述m条第一字线上的m个第一切换信号，启动所述m个第二切换信号中的一个或零个第二切换信号；
其中，当所述n位输入符号匹配所述m个n位内容符号之一且所述第一控制信号被启动时，所述匹配信号被启动。
17.如权利要求15所述的方法，其特征在于，更包含：
于所述平行比较步骤之前，暂存所述n位输入符号；以及
根据所述第一控制信号，驱动所述n位输入符号至所述易失性内容存储器阵列的n个互补搜寻线对。
18.如权利要求16所述的方法，其特征在于，更包含：
在所述接通步骤之后，根据所述第一控制信号，暂存所述q位输出符号；以及
根据所述匹配信号，驱动所述q位输出符号至一输出汇流排。
19.如权利要求13所述的方法，其特征在于，根据所述m个n位内容符号以及所述m个q位回应符号，所述n位输入符号能独立自主地产生所述q位输出符号。
20.如权利要求13所述的方法，其特征在于，更包含：
在所有步骤之前，分别将所述m个n位内容符号以及所述m个q位回应符号写入至所述易失性内容存储器阵列以及所述易失性回应存储器阵列。
21.如权利要求20所述的方法，其特征在于，所述写入步骤包含：
(a)解码一地址信号以启动所述m个第一切换信号之一；
(b)分别施加所述m个第一切换信号至所述m条第一字线；
(c)根据被启动的所述第一切换信号，启动所述第二切换信号之一；
(d)分别施加所述m个第二切换信号至所述m条第二字线；
(e)根据一第二控制信号以及所述被启动的第一切换信号，将一个n位内容符号写入至所述易失性内容存储器阵列；
(f)根据所述第二控制信号以及所述被启动的第二切换信号，将一个q位回应符号写入至所述易失性回应存储器阵列；以及
(g)重复步骤(a)至(f)，直到所述m个n位内容符号以及所述m个q位回应符号都写入至所述易失性内容存储器阵列以及所述易失性回应存储器阵列为止。
22.如权利要求13所述的方法，其特征在于，更包含：
在所述接通步骤及所述关闭步骤之后，适应性地将m个更新的n位内容符号以及m个更新的q位回应符号分别写入至所述易失性内容存储器阵列以及所述易失性回应存储器阵列中，以因应快速及频繁改变的数字处理环境，且所述快速及频繁改变的数字处理环境类似于人类大脑的工作存储器的信息处理功能。
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