CN114077297B - 电子装置及其操作方法 - Google Patents
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Abstract
本公开涉及一种电子装置及其操作方法，该电子装置包括：装置接口，提供到主机的接口并且检测链路信息，该链路信息与装置接口在与主机通信时提供的带宽相关联；处理器，联接到装置接口以与主机通信，并被构造为可操作以响应于通过装置接口从主机接收的请求而控制电子装置的操作；以及时钟发生器，被联接以向装置接口和处理器提供待用于操作装置接口和处理器的时钟信号，其中处理器被配置为基于链路信息来调整时钟信号的频率。
Description
相关申请的交叉引用
本专利文件要求于2020年8月21日提交的申请号为10-2020-0105211的韩国专利申请的优先权和权益，该韩国专利申请的公开内容通过引用整体并入本文。
技术领域
本公开的各个实施例涉及一种响应于主机的请求而执行操作的电子装置及其操作方法。
背景技术
计算机环境范例正转变为使计算能够随时随地出现的普适计算。最近的普适计算使用的增加正在导致诸如移动电话、数码相机和膝上型计算机的便携式电子装置使用的增加。这些便携式电子装置通常使用具有半导体存储器装置的存储器系统作为其数据存储介质。存储器系统可以用作便携式电子装置的主存储器装置或辅助存储器装置。
由于半导体存储器装置不具有活动部件，这种基于半导体的存储器系统提供优于传统硬盘驱动器的优势，因此提供优异的稳定性和耐久性、高数据速率和低功耗。基于半导体的存储器系统的示例包括通用串行总线(USB)存储器装置、存储卡和固态驱动器(SSD)。
发明内容
所公开的技术的实施例涉及一种通过控制自身组件的时钟频率来防止不必要的功耗和发热的电子装置以及该电子装置的操作方法。
根据实施例，一种电子装置包括：装置接口，提供到主机的接口并且检测链路信息，该链路信息与装置接口在与主机通信时提供的带宽相关联；处理器，联接到装置接口以与主机通信，并被构造为可操作以响应于通过装置接口从主机接收的请求而控制电子装置的操作；以及时钟发生器，被联接以向装置接口和处理器提供待用于操作装置接口和处理器的时钟信号，其中处理器被配置为基于链路信息来调整时钟信号的频率。
基于实施例，一种电子装置的操作方法，包括：检测链路信息，该链路信息与装置接口在与主机通信时提供的带宽相关联；基于检测到的链路信息来调整用于操作电子装置的时钟信号的频率；并且向电子装置提供具有基于检测到的链路信息而调整的频率的时钟信号。
在本公开中可获得的这些特征和优点不限于上述实施例，并且根据下列详细描述，本公开所属领域的技术人员显然将会理解本文中未描述的其他特征和优点。
附图说明
图1是示出基于所公开的技术的实施例的包括电子装置的数据处理系统的示例的框图。
图2是示出接口之间的兼容性的示图。
图3是示出基于所公开的技术的实施例的包括电子装置的数据处理系统的示例的框图。
图4是示出基于所公开的技术的实施例的电子装置的操作方法的流程图。
图5是示出基于所公开的技术的实施例的电子装置中存储的查找表的示图。
图6是示出基于所公开的技术的实施例的电子装置中包括的时钟发生器的示图。
具体实施方式
在下文中，参照附图详细描述本公开的各个实施例。
图1是示出基于所公开的技术的实施例的包括电子装置110的数据处理系统100的框图。
参照图1，数据处理系统100可以包括主机102和与主机102通信的电子装置110。
主机102可以包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置。主机102还可以包括诸如台式计算机、游戏机、电视(TV)和投影仪的非便携式电子装置。
主机102可以包括至少一个操作系统(OS)，该操作系统可以管理和控制主机102的全部功能和操作，并且提供主机102与使用数据处理系统100或电子装置110的用户之间的操作。OS可以支持与用户的使用目的和用法相对应的功能和操作。例如，根据主机102的移动性，OS可以划分为通用OS和移动OS。根据用户的环境，通用OS可以划分为个人OS和企业OS。
主机102可以包括用于与电子装置110交换数据的主机接口(I/F)104。
电子装置110可以响应于主机102的请求而执行操作。例如，电子装置110可以包括数据存储装置，以响应于主机102的请求而存储主机102的数据。
电子装置110可以包括装置接口(I/F)132、处理器134和时钟发生器140。
电子装置110可以通过装置接口132与主机102交换数据。装置I/F132可以被配置为处理主机102的命令和数据，并且可以通过诸如以下的各种接口协议中的一个或多个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。
即使主机接口104和装置接口132的接口版本不同或者接口的线路(lane)的数量不同，电子装置110和主机102也可以在彼此之间交换数据。将参照图2描述接口之间的兼容性。
图2是示出接口之间的兼容性的示图。
图2示出基于PCIe接口版本和接口线路的数量的最大数据传送速率。参照图2，接口版本越高，最大数据传送速率越高。另外，最大数据传送速率可以与线路的数量成比例地增加。在一些实施方案中，电子装置110或电子装置110中的数据存储装置可以经由PCIe(高速外围组件互连)连接到计算机系统的主印刷电路板(例如，母板)。在一些实施方案中，电子装置110或电子装置110中的数据存储装置可以包括PCIe固态驱动器(SSD)，该PCIe SSD从其外围设备经由PCIe连接到计算机，以将闪速存储器直接集成在计算机的母板上。
当主机接口104的接口版本和装置接口132的接口版本不同时，或者当主机接口104和装置接口132具有不同数量的线路时，接口的最大数据传送速率可以不同。当主机接口104和装置接口132的最大数据传送速率不同时，主机102和电子装置110可以以主机接口104和装置接口132的最大数据传送速率之间的较低的数据传送速率交换数据。
例如，当包括四个线路的装置接口132的PCIe 5.0版本连接到包括两个线路的主机接口104的PCIe 4.0版本时，主机102和电子装置110可以使用由PCIe 4.0版本支持的两个线路以在彼此之间交换数据。参照图2，即使装置接口132支持15.75GB/s的最大数据传送速率，主机102和电子装置110也可以在彼此之间以3.94GB/s的速率交换数据。
图2示出支持PCIe协议的主机接口104和装置接口132之间的兼容性。然而，除了PCIe协议以外，支持其他协议的接口也可以支持向后兼容。例如，即使主机接口104和装置接口132支持不同版本的USB协议或SATA协议，主机接口104和装置接口132也可以使用较低版本的协议连接以在彼此之间交换数据。
返回参照图1，处理器134可以响应于通过装置接口132从主机102接收的请求而控制电子装置110的一般操作，并且可以执行各种数据处理操作。处理器134可以执行固件FW操作以控制电子装置110的操作。
时钟发生器140可以生成时钟信号，并且向装置接口132和处理器134提供时钟信号。在一些实施方案中，时钟信号可以包括与处理器134和/或装置接口132的操作频率相关联的核心时钟。
随着装置接口132的数据传送速率增加，装置接口132所需的最大时钟频率增加。另外，随着装置接口132的数据传送速率增加，并且为了满足高性能电子装置110的要求，处理器134所需的最大时钟频率也增加。例如，当电子装置110是用于存储主机102的数据的存储器装置时，电子装置110所使用的协议可以根据装置接口132的版本和线路数量来指定对读取操作和写入操作性能的要求。可以基于所需的读取和写入操作性能来确定电子装置110中包括的装置接口132和处理器134的最大时钟频率。
随着装置接口132和处理器134的时钟频率增加，电子装置110将消耗更多的功率并且产生更多的热量。然而，即使装置接口132和处理器134以最大时钟频率操作，当装置接口132连接到具有较低版本或具有较少线路的接口时，电子装置110也可能不表现出最大性能，因为装置接口132和主机接口104之间的接口将降低装置接口132和处理器134的数据处理性能。当装置接口132和处理器134以固定的最大时钟频率操作时，根据连接到装置接口132的主机接口104的接口版本和线路数量，电子装置110可能消耗不必要的功率。
可以在一些实施例中实施所公开的技术，以提供当装置接口132连接到较低版本的接口或具有较少线路的接口时防止电子装置110的不必要的功耗和发热的方法。
在所公开的技术的一些实施例中，参照图1，在S102，装置接口132可以对到主机接口104的链路执行链路训练操作，并且在S104，处理器134可以从装置接口132获得由链路训练操作训练的链路信息。链路信息可以与用于主机接口104和装置接口132之间的通信的带宽相关联。在一些实施方案中，链路信息可以包括关于在主机102和电子装置110之间连接的接口的版本和线路数的信息。在S106，处理器134可以基于链路信息来确定或调整待向装置接口132和处理器134提供的时钟频率。例如，当处理器134基于链路信息而检测到装置接口132连接到较低版本的接口或具有较少线路的接口时，处理器可以调整时钟频率，从而向装置接口132和处理器134提供频率低于最大时钟频率的时钟。在S108，时钟发生器140可以向装置接口132和处理器134提供具有经调整的时钟频率的时钟信号。
在所公开的技术的一些实施例中，处理器134可以基于链路信息来控制装置接口132和处理器134的时钟频率，从而防止不必要的功耗和发热。
图3是示出基于所公开的技术的实施例的包括电子装置110的数据处理系统100的示例的框图。
数据处理系统100可以包括主机102和电子装置110。图3的主机102和电子装置110可以分别对应于上面参照图1描述的主机102和电子装置110。
图3所示的电子装置110可以响应于主机102的请求而操作来存储用于主机102的数据。电子装置110的非限制性示例可以包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用串行总线(USB)装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可以包括嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型MMC、硬盘驱动器(HDD)等。SD卡可以包括迷你SD卡和微型SD卡。
电子装置110可以由各种类型的存储装置来实现。这种存储装置的示例可以包括但不限于诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置以及诸如以下的非易失性存储器装置：只读存储器(ROM)、掩码ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM或ReRAM)、磁盘和闪速存储器。闪速存储器可以具有三维(3D)堆叠结构。
电子装置110可以包括控制器130和存储器装置150。存储器装置150可以存储用于主机102的数据，并且控制器130可以控制数据到存储器装置150中的存储。
控制器130和存储器装置150可以集成到单个半导体装置中。例如，控制器130和存储器装置150可以集成为一个半导体装置以构成固态驱动器(SSD)。另外，控制器130和存储器装置150可以集成到诸如存储卡的一个半导体装置中。例如，控制器130和存储器装置150可以构成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡，紧凑型闪存(CF)卡，智能媒体(SM)卡，记忆棒，包括缩小尺寸的MMC(RS-MMC)和微型MMC的多媒体卡(MMC)，包括迷你SD卡、微型SD卡和SDHC卡的安全数字(SD)卡，或通用闪存(UFS)装置。
电子装置110的示例可以包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境中传输/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或构成计算系统的各种组件之一。
存储器装置150可以是非易失性存储器装置并且即使没有电力供应也可以保持存储在存储器装置150中的数据。存储器装置150可以执行编程操作以存储从主机102提供的数据，并且可以执行读取操作以向主机102提供存储在存储器装置150中的数据。在一些实施方案中，存储器装置150可以包括多个存储块，多个存储块中的每一个可以包括多个页面，并且页面中的每一个可以包括共同联接到一条字线的多个存储器单元。在所公开的技术的实施例中，存储器装置150可以是闪速存储器。闪速存储器可以具有三维(3D)堆叠结构。
控制器130可以响应于来自主机102的请求而控制存储器装置150的读取操作和写入操作。例如，控制器130可以在读取操作期间向主机102提供从存储器装置150读取的数据，并且在写入操作期间将从主机102提供的数据写入到存储器装置150中。控制器130还可以控制存储器装置150的擦除操作。
控制器130可以包括通过内部总线彼此连接的装置接口132、处理器134、时钟发生器140、存储器接口142和存储器144。图3所示的装置接口132、处理器134和时钟发生器140可以分别对应于上面参照图1描述的装置接口132、处理器134和时钟发生器140。
可以使用被称为主机接口层(HIL)的固件来操作装置接口132。
处理器134可以控制电子装置110的全部操作。处理器134可以执行固件操作以控制电子装置110的全部操作。固件可以包括闪存转换层(FTL)。而且，处理器134可以包括微处理器或中央处理单元(CPU)。
处理器134可以执行与FTL相关联的操作并且执行与从主机接收的请求相对应的前台操作。例如，处理器134可以响应于来自主机的写入请求而控制存储器装置150的写入操作，并且响应于来自主机的读取请求而控制存储器装置150的读取操作。
而且，控制器130可以对存储器装置150执行后台操作。例如，后台操作可以包括垃圾收集(GC)操作、损耗均衡(WL)操作、映射清除操作或坏块管理操作。
处理器134可以包括特殊功能寄存器SFR(以下简称为寄存器SFR)。寄存器SFR可以存储处理器134控制电子装置110的操作所必需的信息。
在所公开的技术的一些实施例中，装置接口132可以在寄存器SFR中存储与主机接口104和装置接口132之间的通信的带宽相关联的链路信息。处理器134可以基于链路信息来确定或调整时钟频率，并且将经确定或经调整的时钟频率信息存储在寄存器SFR中。时钟发生器140可以从寄存器SFR获得时钟频率信息，并且基于时钟频率信息来生成或调整时钟信号并且向处理器134提供时钟信号。
存储器I/F 142可以用作存储器/数据存储接口以向控制器130和存储器装置150提供接口，使得控制器130响应于来自主机102的请求而控制存储器装置150的操作。当存储器装置150是诸如NAND闪速存储器的闪速存储器时，存储器I/F 142可以生成用于执行存储器装置150的操作的控制信号，并且基于处理器134的控制信号或指令来处理待提供到存储器装置150的数据。存储器I/F 142可以提供用于处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，存储器I/F 142可以支持控制器130和存储器装置150之间的数据传送。
存储器I/F 142可以通过执行诸如与闪存接口层(FIL)相关联的操作的固件操作来操作，并且可以用于与存储器装置150交换数据。
存储器144可以用作电子装置110和控制器130的工作存储器，并且存储用于操作电子装置110和控制器130的诸如指令、命令、参数的数据。控制器130可以响应于来自主机102的请求而控制存储器装置150执行读取操作、编程操作和擦除操作。控制器130可以向主机102提供从存储器装置150读取的数据，可以将从主机102提供的数据存储到存储器装置150中。存储器144可以存储控制器130和存储器装置150执行这些操作所需的数据。
在一些实施方案中，存储器144可以包括易失性存储器。例如，存储器144可以包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)中的至少一个。在实施方案中，存储器144可以集成到控制器130中，并且在另一实施方案中，存储器144与控制器130分开。在所公开的技术的实施例中，存储器144可以是具有存储器接口的外部易失性存储器，该存储器接口在存储器144和控制器130之间传送数据。
如上所述，存储器144可以存储在主机和存储器装置150之间执行数据写入/读取操作所需的数据。在一些实施方案中，存储器144可以包括程序存储器、数据存储器、写入缓冲器/高速缓存、读取缓冲器/高速缓存、数据缓冲器/高速缓存或映射缓冲器/高速缓存。
存储器144可以存储包括链路信息和时钟频率之间的映射信息的查找表LUT。例如，查找表LUT可以存储在存储器装置150中，并且当启动电子装置110时可以将查找表LUT加载到存储器144中。
时钟发生器140可以生成时钟信号并且将时钟信号提供到电子装置110的组件之中需要由时钟信号控制的组件，诸如存储器接口142、存储器144和存储器装置150以及处理器134和装置接口132。
图4是示出基于所公开的技术的实施例的电子装置110的操作方法的流程图。
当向电子装置110供电时，电子装置110可以在S402、S404、S406、S408和S410执行启动操作。
在S402，电子装置110可以初始化电子装置110的内部硬件(HW)组件。
例如，处理器134可以基于在电子装置110的启动加载器(未示出)中存储的启动代码来初始化主机接口104、处理器134、时钟发生器140、存储器接口142和存储器144。
在S404，处理器134可以将时钟发生器140的时钟频率设置为默认时钟频率。
例如，默认时钟频率可以是主机接口104、处理器134、存储器接口142、存储器144和存储器装置150中的每一个的最大时钟频率。时钟发生器140可以向主机接口104、处理器134、存储器接口142、存储器144和存储器装置150提供具有默认时钟频率的时钟信号。
在S406，处理器134可以基于启动代码将存储在存储器装置150中的固件代码加载到存储器144中。装置接口132可以在电子装置110和主机102之间对主机接口104执行链路训练操作。
在S408，处理器134可以检测“链路连接(link up)”状态。
链路连接状态是指装置接口132与主机接口104的链路训练操作完成的状态。在链路连接状态下，可以在电子装置110和主机102之间交换数据。
如参照图2所述，装置接口132和主机接口104的数据传送速率可以被限制为装置接口132和主机接口104的较低速率。例如，如参照图2所述，当装置接口132连接到具有较低版本或较少线路的主机接口104时，可以根据主机接口104的接口版本或线路数量来限制装置接口132的数据传送速率。
在完成装置接口132的链路训练操作时，可以确定主机102和电子装置110之间的链路版本和链路线路的数量，并且装置接口132可以将包括链路版本信息和链路线路数的链路信息存储在寄存器SFR的第一区域中。
在S410，处理器134可以基于链路信息来重置时钟频率。
例如，处理器134可以访问寄存器SFR的第一区域并且获得链路版本信息和链路线路数。
处理器134可以通过参考加载在存储器144中的查找表LUT，基于链路信息来确定或调整时钟频率。另外，处理器134可以控制时钟发生器140以向电子装置110的组件提供基于链路信息而确定或调整的时钟信号。
图5示出查找表LUT的示例，并且图6示出时钟发生器140的示例。
图5是示出基于所公开的技术的实施例的电子装置110中存储的查找表的示图。
查找表LUT可以存储根据链路信息的电子装置110的组件的时钟频率。图5示出列出装置接口132、处理器134、存储器接口142、存储器144和存储器装置150的时钟频率的查找表LUT，该时钟频率根据链路版本和链路线路的数量而变化。
可以预先确定根据链路版本和链路线路的数量的电子装置110的每个组件的时钟频率。对电子装置110的读取和写入操作性能的要求可以根据链路版本和链路线路的数量而变化。可以基于所需的读取和写入操作性能来确定电子装置110的每个组件的时钟频率。
例如，当链路版本是PCIe 4.0并且链路线路的数量是四个时，可以在主机102和电子装置110之间以7.88GB/s的最大速率交换数据。考虑到瓶颈问题，电子装置110可以被设计为表现出6.5GB/s或更高的最大性能。电子装置110可以被设计为表现出6.5GB/s或更高的顺序读取性能并且表现出等于或高于各自的目标性能的顺序写入性能、随机读取性能和随机写入性能。电子装置110的目标性能可以根据链路版本和链路线路的数量而变化，并且可以预先用实验方法确定电子装置110的每个组件的时钟频率，以满足针对链路版本和链路线路的数量中的每一个的目标性能。例如，随着链路版本的降低，可以将电子装置110的每个组件的时钟频率确定为更低，并且随着链路线路的数量的减少，可以将电子装置110的每个组件的时钟频率确定为更低。
图5示出当装置接口132是包括四个线路的PCIe 5.0版本接口时的查找表LUT。在一些实施方案中，可以基于查找表LUT来调整时钟频率。例如，当在对主机接口104进行链路训练操作之后链路版本是PCIe5.0并且链路线路的数量是四个时，处理器134可以基于查找表LUT将电子装置110的组件的时钟频率增加到最大时钟频率。当作为与主机接口104的链路训练操作的结果，链路版本低于PCIe 5.0或链路线路的数量小于四个时，处理器134可以基于查找表LUT来将电子装置110的组件的时钟频率降低至低于最大时钟频率的时钟频率。
处理器134可以将基于查找表LUT而确定的电子装置110的每个组件的时钟频率信息存储在寄存器SFR的第二区域中。时钟发生器140可以从寄存器SFR的第二区域获得电子装置110的每个组件的时钟频率信息。
尽管在一些实施方案中，装置接口132是PCIe接口并且连接到为PCIe接口的主机接口104，但是本公开不限于此。在一些实施方案中，装置接口132和主机接口104可以是支持向后兼容的接口。在一些实施方案中，装置接口132和主机接口104可以是支持SATA协议或USB协议的接口。
图6是示出基于所公开的技术的实施例的电子装置110中包括的时钟发生器140的示图。
时钟发生器140可以包括多个锁相环PLL1、PLL2和PLL3等。多个锁相环PLL1，PLL2和PLL3中的每一个可以包括：振荡器，用于生成具有不同频率的时钟信号；以及分频器，用于对时钟频率进行分频。
时钟发生器140可以通过确定多个锁相环PLL1、PLL2和PLL3的分频比来生成具有存储在查找表LUT中的各种时钟频率的时钟信号。例如，由处理器134存储在寄存器SFR的第二区域中的时钟频率信息可以包括关于多个锁相环PLL1、PLL2和PLL3之中的对时钟频率进行分频的锁相环以及对时钟频率进行分频的比率的信息。
时钟发生器140可以从寄存器SFR的第二区域获得信息，并且通过使用多个锁相环PLL1、PLL2和PLL3，来生成待提供到电子装置110的每个组件的时钟信号。另外，时钟发生器140可以向电子装置110的每个组件提供所生成的时钟信号。图6示出向装置接口132、处理器134、存储器接口142、存储器144和存储器装置150提供由时钟发生器140生成的时钟信号的情况。
如图4中的S410以及图5和图6所示，当处理器134基于链路信息而重置时钟频率时，可以完成电子装置110的启动操作。
返回参照图4，在S412，电子装置110可以基于根据经重置的时钟频率提供的时钟信号来执行主操作。主操作可以包括前台操作和后台操作，主操作是在执行启动操作之后由电子装置110执行的操作。
在所公开的技术的一些实施例中，处理器134可以基于与主机102的链路信息来控制向电子装置110的每个组件提供的时钟信号的时钟频率。当装置接口132连接到较低版本的主机接口或较窄带宽的主机接口104时(例如，主机接口的链路版本低于由装置接口132支持的接口版本，或者主机接口的线路少于装置接口132)，处理器134可以将向电子装置110的每个组件提供的时钟信号的时钟频率调整为低于每个组件的最大时钟频率，从而防止电子装置110的不必要的功耗和发热。这样，由于防止了热节流，因此还可以防止电子装置110中的性能劣化。
在所公开的技术的一些实施例中，可以通过基于接口的链路版本和带宽(例如，线路的数量)调整电子装置的组件的时钟频率，来防止不必要的功耗和发热。
尽管已经在本公开的详细说明中描述了具体实施例，但是可以基于本专利文件的公开内容来对所公开的实施例和其他实施例进行各种改变和修改。
Claims (18)
1.一种电子装置，包括：
装置接口，提供到主机的接口并且检测链路信息，所述链路信息与所述装置接口在与所述主机通信时提供的带宽相关联；
处理器，联接到所述装置接口以与所述主机通信，并且能够操作以响应于通过所述装置接口从所述主机接收的请求而控制所述电子装置的操作；以及
时钟发生器，被联接以向所述装置接口和所述处理器提供待用于操作所述装置接口和所述处理器的时钟信号，
其中所述处理器基于所述链路信息来调整所述时钟信号的频率，并且
其中所述链路信息包括链路版本信息或链路线路数或所述链路版本信息和所述链路线路数两者。
2.根据权利要求1所述的电子装置，其中所述装置接口通过使用所述装置接口和所述主机的接口之间的较低版本的接口，来对到所述主机的链路执行链路训练操作，并且选择关于所述较低版本的接口的信息作为所述链路版本信息。
3.根据权利要求1所述的电子装置，其中所述装置接口通过使用所述装置接口和所述主机的接口之间的具有较少线路数量的接口，来对到所述主机的链路执行链路训练操作，并且选择所述较少线路数量作为所述链路线路数。
4.根据权利要求1所述的电子装置，其中所述处理器调整所述时钟信号的频率以将较低频率的时钟用于较低版本的接口或具有较少线路数量的接口。
5.根据权利要求1所述的电子装置，其中所述装置接口在所述电子装置的启动期间对到所述主机的链路执行链路训练操作，并且在完成所述链路训练操作之后检测所述链路信息。
6.根据权利要求5所述的电子装置，其中所述处理器在完成所述链路训练操作时获得所述链路信息，并且在调整所述时钟信号的频率之后终止所述电子装置的启动。
7.根据权利要求1所述的电子装置，其中所述处理器基于将所述时钟信号的频率映射到链路信息的查找表来调整所述时钟信号的频率。
8.根据权利要求1所述的电子装置，其中所述处理器进一步包括寄存器，并且所述装置接口将检测到的链路信息存储在所述寄存器中。
9.根据权利要求8所述的电子装置，其中所述处理器基于所述链路信息来调整所述时钟信号的频率并且将经调整的时钟信号的频率存储在所述寄存器中，并且
其中所述时钟发生器基于存储在所述寄存器中的时钟信号的频率向所述装置接口和所述处理器提供所述时钟信号。
10.根据权利要求1所述的电子装置，进一步包括：
第一存储器装置，包括存储数据的一个或多个数据存储组件；
存储器接口，在所述第一存储器装置和所述处理器之间提供接口；以及
第二存储器装置，存储用于操作所述电子装置的数据，
其中所述时钟发生器进一步向所述第一存储器装置、所述存储器接口和所述第二存储器装置提供所述时钟信号，并且
其中所述处理器进一步基于检测到的链路信息来调整所述第一存储器装置、所述存储器接口和所述第二存储器装置的时钟信号。
11.一种电子装置的操作方法，包括：
检测链路信息，所述链路信息与装置接口在与主机通信时提供的带宽相关联；
基于检测到的链路信息，调整用于操作所述电子装置的时钟信号的频率；并且
向所述电子装置提供具有基于所述检测到的链路信息而调整的频率的时钟信号，
其中所述链路信息包括链路版本信息或链路线路数或所述链路版本信息和所述链路线路数两者。
12.根据权利要求11所述的操作方法，其中检测所述链路信息包括：
通过使用所述装置接口和所述主机的接口之间的较低版本的接口，来对到所述主机的链路执行链路训练操作；并且
选择关于所述较低版本的接口的信息作为所述链路版本信息。
13.根据权利要求11所述的操作方法，其中检测所述链路信息包括：
通过使用所述装置接口和所述主机的接口之间的具有较少线路数量的接口，来对到所述主机的链路执行链路训练操作；并且
选择所述较少线路数量作为所述链路线路数。
14.根据权利要求11所述的操作方法，其中提供所述时钟信号包括：调整所述时钟信号的频率以将较低频率的时钟用于较低版本的接口或具有较少线路数量的接口。
15.根据权利要求11所述的操作方法，进一步包括：在所述电子装置的启动期间对到所述主机的链路执行链路训练操作，
其中在完成所述链路训练操作之后执行所述链路信息的检测。
16.根据权利要求15所述的操作方法，进一步包括：在基于所述检测到的链路信息来调整用于操作所述电子装置的所述时钟信号的频率之后，终止所述电子装置的启动。
17.根据权利要求11所述的操作方法，其中调整所述时钟信号的频率包括：基于将所述时钟信号的频率映射到链路信息的查找表来调整所述时钟信号的频率。
18.根据权利要求11所述的操作方法，进一步包括：向所述电子装置中的存储器装置、存储器接口和存储器提供具有基于所述检测到的链路信息而调整的频率的时钟信号。
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