CN114070332A - 可重构维特比译码系统及其译码方法 - Google Patents

Abstract

本申请涉及维特比译码技术，公开了一种可重构维特比译码系统及其译码方法，在兼容不同编码参数的卷积码的译码工作的同时，提高译码效率和减小功耗。该系统包括分支度量单元、路径度量单元、幸存路径管理单元、回溯单元、位宽控制单元和最大位宽为M比特的状态存储器；状态存储器设置有N位字节使能，每位字节使能控制状态存储器的M/N比特的位宽，状态存储器根据N位字节使能可重构的确定当前读写位宽并根据当前读写位宽存储路径度量单元的输出结果和幸存路径管理单元的输出结果；位宽控制单元用于根据待译卷积码的最小读写位宽输出与其相匹配的N位字节使能到状态存储器，其中最小读写位宽根据待译卷积码的路径度量位宽和幸存路径位宽的和获得。

Description

可重构维特比译码系统及其译码方法

技术领域

本申请涉及维特比译码技术，特别涉及可重构维特比译码技术。

背景技术

在导航信号体制中，为了提高导航电文的纠错性能，一般会采用纠错控制编码，即通过在导航电文中引入冗余，使得接收端接收到信号后，可以在一定误差范围(噪声、干扰或衰落所引起)内，将原始信号恢复出来，避免重新接收导航电文。根据引入冗余的方式，或者编码方式的不同，可以将差错控制编码分为分组码/卷积码，线性码/非线性码，系统码/非系统码等。其中，卷积码，编码之后的码序列不仅与本码组的信息位有关，还与相邻码组的序列有关，与其他编码相比，具有更优的性能。

维特比译码，作为一种高效的卷积码译码方式，是在1967年由Viterbi提出的一种最大似然译码算法。

传统的维特比译码器往往针对特定约束长度的编码设置，不同编码约束长度的译码电路兼容性不好。而且，由于传统的维特比译码器在特定电压下，一般工作在固定频率，为了适应不同的应用场景，一般采用降低电压的方式来降频应用以达到低功耗的目的，但却受限于系统不同IP对频率和电压需求的制约，灵活性不高。

发明内容

本申请的目的在于提供一种可重构维特比译码系统及其译码方法，能够在兼容不同编码参数的卷积码的译码工作的同时，提高译码效率和减小功耗。

本申请公开了一种可重构维特比译码系统，用于处理待译卷积码得到译码结果，包括分支度量单元、路径度量单元、幸存路径管理单元和回溯单元，所述系统还包括：

状态存储器，所述状态存储器的最大位宽为M比特，所述状态存储器设置有N位字节使能，每位字节使能控制所述状态存储器的M/N比特的位宽，M＞N＞0，所述状态存储器根据N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽存储所述路径度量单元的输出结果和所述幸存路径管理单元的输出结果；

位宽控制单元，用于根据所述待译卷积码的最小读写位宽输出与所述最小读写位宽相匹配的N位字节使能到所述状态存储器，其中最小读写位宽为根据所述待译卷积码的路径度量位宽和幸存路径位宽的和获得。

在一个优选例中，M＝64，N＝2、4或8。

在一个优选例中，M＝64，N＝2；

所述位宽控制单元还用于当所述待译卷积码的最小读写位宽为32比特时，输出与所述最小读写位宽相匹配的2位字节使能到所述状态存储器，以使得所述状态存储器的当前读写位宽为32比特，且当所述待译卷积码的最小读写位宽为64比特时，输出与所述最小读写位宽相匹配的2位字节使能到所述状态存储器，以使得所述状态存储器的当前读写位宽为64比特。

在一个优选例中，所述位宽控制单元包括位宽控制寄存器和位宽控制电路；

所述位宽控制寄存器根据所述最小读写位宽发送控制信号到所述位宽控制电路，所述位宽控制电路根据所述控制信号产生并输出与所述最小读写位宽相匹配的N位字节使能。

在一个优选例中，所述系统还包括数据存储器，用于存储所述待译码卷积码和译码结果。

本申请还公开了一种基于可重构维特比译码系统的译码方法，用于处理待译卷积码得到译码结果，所述系统包括分支度量单元、路径度量单元、幸存路径管理单元和回溯单元，所述系统还包括状态存储器，所述状态存储器的最大位宽为M比特，所述状态存储器设置有N位字节使能，每位字节使能控制所述状态存储器的M/N比特的位宽，M＞N＞0；

所述方法包括：

根据所述待译卷积码的最小读写位宽输出与所述最小读写位宽相匹配的N位字节使能到所述状态存储器，其中，最小读写位宽为根据所述待译卷积码的路径度量位宽和幸存路径位宽的和获得；

根据N位字节使能可重构的确定所述状态存储器的当前读写位宽，并根据当前读写位宽在所述状态存储器中存储所述路径度量单元的输出结果和所述幸存路径管理单元的输出结果。

本申请还公开了一种基于可重构维特比译码系统的译码方法，用于处理待译卷积码得到译码结果，所述系统包括分支度量单元、路径度量单元、幸存路径管理单元和回溯单元，所述可重构维特比译码系统还包括状态存储器和配置寄存器，所述状态存储器的最大位宽为M比特，所述状态存储器设置有N位字节使能，每位字节使能控制所述状态存储器的M/N比特的位宽，M＞N＞0，所述配置寄存器用于存储工作模式编码和待译卷积码参数；

所述方法包括：

根据所述工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数；

根据所述N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽和读写周期控制参数在所述状态存储器中存储所述路径度量单元的输出结果和所述幸存路径管理单元的输出结果。

在一个优选例中，所述工作模式编码包括对应高性能模式和低功耗模式的编码；

当工作模式编码为对应所述高性能模式的编码时，确定与工作模式编码相匹配的N位字节使能使得所述状态存储器的当前读写位宽为P*M/N比特；

当工作模式编码为对应所述低性能模式的编码时，确定与工作模式编码相匹配的N位字节使能使得所述状态存储器的当前读写位宽为Q*M/N比特；

其中，P大于Q。

在一个优选例中，所述根据所述工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数，使得所述状态存储器在读取时的当前读写位宽和在写入时的当前读写位宽不同。

本申请还公开了一种可重构维特比译码系统，用于处理待译卷积码得到译码结果，所述系统包括分支度量单元、路径度量单元、幸存路径管理单元和回溯单元，所述系统还包括：

状态存储器，所述状态存储器的最大位宽为M比特，所述状态存储器设置有N位字节使能，每位字节使能控制所述状态存储器的M/N比特的位宽，M＞N＞0，所述状态存储器根据所述N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽和读写周期控制参数存储所述路径度量单元的输出结果和所述幸存路径管理单元的输出结果；

配置寄存器，用于存储工作模式编码和卷积码参数；

读写控制单元，用于根据所述工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数。

本申请实施方式中，与现有技术相比，至少包括以下优点和效果：

采用具有字节使能功能的状态存储器，设置位宽控制单元，并通过位宽控制单元根据待译卷积码的编码参数的不同对状态存储器的字节使能进行匹配配置以重构状态存储器的当前读写位宽，能够兼容不同编码参数的卷积码的译码工作，并且一定程度上可以提高译码效率和节约功耗。

进一步地，通过配置寄存器预先存储工作模式编码和卷积码参数，并通过读写控制单元根据所述工作模式编码和待译卷积码参数确定与工作模式编码相匹配的状态存储器的字节使能和读写周期控制参数，使得在不改变系统工作频率的情况下，能够针对不同编码体制的卷积码和不同应用场景实现译码速度和功耗的适用性调整，提高了系统的灵活性。例如，对于导航接收机而言，工作于寒冷地区和温暖地区的工作速度需求往往不同，可以配置工作于寒冷地区的译码系统的工作模式为低功耗模式，以及配置工作于温暖地区的译码系统的工作模式为高性能模式，以达到适配不同温度地区的功耗需求。

此外，本申请的实施方式之一可以仅在运算逻辑和存储器之间增加很小的控制电路，就能够实现数据通路与存储器访问的速率匹配和可调，进而适用于不同的应用场景。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是一种传统维特比译码器的结构示意图。

图2是根据本申请第一实施方式的可重构维特比译码系统的结构示意图。

图3是根据本申请中针对2位字节使能的状态存储器的一个示例位宽控制单元的电路图。

图4是根据本申请中针对4位字节使能的状态存储器的一个示例位宽控制单元的电路图。

图5是根据本申请第二实施方式的基于可重构维特比译码系统的译码方法的流程示意图。

图6是根据本申请第三实施方式的基于可重构维特比译码系统的译码方法的流程示意图。

图7是根据本申请第三实施方式的一个实施例的两种工作模式的读写周期示意图；其中(a)为高性能模式的读写周期示意图，(b)为低功耗模式的读写周期示意图。

图8是一个示例蝶形单元的结构示意图。

图9是根据本申请第四实施方式的一个示例可重构维特比译码系统的结构示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分概念的说明：

卷积码：相对线性分组码而言，卷积码充分利用若干相邻码元之间的相关性进行编码，从而达到提高信道传输纠错能力目的的一种编码方式。

可重构：相对专用集成电路而言，可重构技术是一种可以根据需要改变电路功能的一种可编程技术，同时，不同于软件可编程的CPU，一般认为可重构技术可以在硬件上进行改变，以达到提高灵活性的目的。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

如图1所示，传统的维特比译码器主要由五个部分组成：分支度量单元、路径度量单元、幸存路径管理单元、回溯单元和控制单元。其中，每输入一组观测位数据，分支度量单元将直接计算出状态度量值，并送入路径度量单元；路径度量单元将旧的路径度量值与相应的新产生的状态度量值相加，通过比较后，选择到达同一状态的两个路径度量值中较小的分支来更新路径度量值，并且为防止溢出，将每次路径度量结果减去上次路径度量结果的最小值进行归一化处理，路径度量单元根据计算结果将当前的路径信息进行存储管理；幸存路径管理单元在控制单元的控制下，比较所有存储的分支路径度量值，并选出分支路径度量值的最小值；回溯单元根据分支路径度量值的最小值对应的幸存路径进行计算得到译码输出；各单元在控制单元的控制下协调工作。

本申请的各实施方式是对传统维特比译码器的一种改良。

本申请的第一实施方式涉及一种可重构维特比译码系统，用于处理待译卷积码得到译码结果，其结构如图2所示，该系统包括分支度量单元、路径度量单元、幸存路径管理单元、回溯单元、状态存储器和位宽控制单元。

具体的，该状态存储器的最大位宽为M比特，该状态存储器设置有N位字节使能(byte_en0～byte_enN-1)，每位字节使能控制该状态存储器的M/N(M除以N)比特的位宽，M＞N＞0，M、N为整数，该状态存储器根据N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽存储该路径度量单元的输出结果和该幸存路径管理单元的输出结果。

该位宽控制单元，用于根据该待译卷积码的最小读写位宽输出与该最小读写位宽相匹配的N位字节使能到该状态存储器，其中最小读写位宽为根据该待译卷积码的路径度量位宽和幸存路径位宽的和获得。

其中，M例如但不限于可以等于64、32、16等。可选地，M等于64时，N可以等于2、4或8。可选地，M等于32时，N可以等于2或4。可选地，M等于16时，N可以等于2。

在一个实施例中，M＝64，N＝2，该位宽控制单元还用于当该待译卷积码的最小读写位宽为32比特时，输出与该最小读写位宽相匹配的2位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为32比特，此时M/N＝32，2位字节使能中有1位有效即可；当该待译卷积码的最小读写位宽为64比特时，输出与该最小读写位宽相匹配的2位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为64比特，此时M/N＝32，2位字节使能中有2位有效。在另一个实施例中，M＝64，N＝4，该位宽控制单元还用于当该待译卷积码的最小读写位宽为16比特时，输出与该最小读写位宽相匹配的4位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为16比特，此时M/N＝16，4位字节使能中有1位有效；当该待译卷积码的最小读写位宽为32比特时，输出与该最小读写位宽相匹配的4位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为32比特，此时M/N＝16，4位字节使能中有2位有效；当该待译卷积码的最小读写位宽为48比特时，输出与该最小读写位宽相匹配的4位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为48比特，此时M/N＝16，4位字节使能中有3位有效；当该待译卷积码的最小读写位宽为64比特时，输出与该最小读写位宽相匹配的4位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为64比特，此时M/N＝16，4位字节使能中有4位有效。在又一个实施例中，M＝64，N＝8，该位宽控制单元还用于当该待译卷积码的最小读写位宽为8比特时，输出与该最小读写位宽相匹配的8位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为8比特，此时M/N＝8，8位字节使能中有1位有效；当该待译卷积码的最小读写位宽为16比特时，输出与该最小读写位宽相匹配的8位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为16比特，此时M/N＝8，8位字节使能中有2位有效；当该待译卷积码的最小读写位宽为24比特时，输出与该最小读写位宽相匹配的8位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为24比特，此时M/N＝8，8位字节使能中有3位有效；当该待译卷积码的最小读写位宽为32比特时，输出与该最小读写位宽相匹配的8位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为32比特，此时M/N＝8，8位字节使能中有4位有效；当该待译卷积码的最小读写位宽为40比特时，输出与该最小读写位宽相匹配的8位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为40比特，此时M/N＝8，8位字节使能中有5位有效；当该待译卷积码的最小读写位宽为48比特时，输出与该最小读写位宽相匹配的8位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为48比特，此时M/N＝8，8位字节使能中有6位有效；当该待译卷积码的最小读写位宽为56比特时，输出与该最小读写位宽相匹配的8位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为56比特，此时M/N＝8，8位字节使能中有7位有效；当该待译卷积码的最小读写位宽为64比特时，输出与该最小读写位宽相匹配的8位字节使能到该状态存储器，以使得该状态存储器的当前读写位宽为64比特，此时M/N＝8，8位字节使能中有8位有效。

例如，以(2，1，3)和(2，1，7)卷积码为例进行说明，(2，1，3)卷积码的约束长度为3，按照回溯深度等于7倍约束长度计算，则为21即可，可扩展11位进行路径度量的存储，需要的读写位宽为32比特，同理(2，1，7)的卷积码需要的读写位宽为64比特，那么可以设计译码系统选用最大位宽为64比特的状态存储器，并且配置N＝2，该位宽控制单元用于当该待译卷积码为(2，1，3)卷积码时，输出与该最小读写位宽相匹配的2位字节使能“10”或“01”到该状态存储器；当该待译卷积码为(2，1，7)卷积码时，输出与该最小读写位宽相匹配的2位字节使能“11”到该状态存储器，如此可以通过对状态存储器的字节使能信号的灵活应用，根据卷积码参数的不同对状态存储器字宽进行灵活配置，从而达到同一系统兼容不同约束长度卷积码的目的。

可选地，该位宽控制单元包括位宽控制寄存器和位宽控制电路，该位宽控制寄存器根据该最小读写位宽发送控制信号到该位宽控制电路，该位宽控制电路根据该控制信号产生并输出与该最小读写位宽相匹配的N位字节使能。

例如，如图3所示为针对2位字节使能(byte_en0、byte_en1)的状态存储器的一个示例位宽控制单元的电路图，该位宽寄存器可以包括配置寄存器(REG0)，该位宽控制电路包括反相器和两个多路选择器，具体逻辑控制方式如下表1，其中地址信号A0是基于寄存器REG0的配置通过幸存路径管理单元产生。

表1

REG0	A0	byte_en0	byte_en1
				1	×	1	1
0	1	0	1
				0	0	1	0

如图4所示为针对4位字节使能(byte_en0、byte_en1、byte_en2、byte_en3)的状态存储器的一个示例位宽控制单元的电路图，该位宽寄存器可以包括两个配置寄存器(REG0、REG1)，该位宽控制电路包括两个非门单元、两个与门单元和六个或非门单元，具体逻辑控制方式如下表2，其中地址信号A0和A1是基于寄存器REG0、REG1的配置通过幸存路径管理单元产生。需要说明的是，该两个示例位宽控制单元中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。

表2

REG0	REG1	A0	A1	byte_en0	byte_en1	byte_en3	byte_en4
								1	1	0	0	1	0	0	0
1	1	0	1	0	1	0	0
								1	1	1	0	0	0	1	0
1	1	1	1	0	0	0	1
								1	0	0	X	1	1	0	0
1	0	0	X	1	1	0	0
								1	0	1	X	0	0	1	1
1	0	1	X	0	0	1	1
								0	0	0	0	1	1	1	1
0	0	0	1	1	1	1	1
								0	0	1	0	1	1	1	1
0	0	1	1	1	1	1	1

可选地，该系统还包括数据存储器，用于存储该待译码卷积码和译码结果。

本实施方式的译码系统可以是对传统维特比译码器的一种改良，该译码系统还可以包括控制单元，用于进行系统中分支度量单元、路径度量单元、幸存路径管理单元和回溯单元之间的协调控制工作。在一个实施例中，该控制单元还用于控制系统中状态存储器和位宽控制单元之间的重构工作。在另一个实施例中，状态存储器和位宽控制单元之间的重构工作由外部触发控制，例如但不限于手动触发。

本申请的第二实施方式涉及一种基于可重构维特比译码系统的译码方法，用于处理待译卷积码得到译码结果，该系统包括分支度量单元、路径度量单元、幸存路径管理单元、回溯单元和状态存储器，该状态存储器的最大位宽为M比特，该状态存储器设置有N位字节使能，每位字节使能控制该状态存储器的M/N比特的位宽，M＞N＞0，M、N为整数；如图5所示的流程图，该译码方法包括以下步骤：

在步骤501中，根据该待译卷积码的最小读写位宽输出与该最小读写位宽相匹配的N位字节使能到该状态存储器，其中，最小读写位宽为根据该待译卷积码的路径度量位宽和幸存路径位宽的和获得。

之后进入步骤502，根据N位字节使能可重构的确定该状态存储器的当前读写位宽，并根据当前读写位宽在该状态存储器中存储该路径度量单元的输出结果和该幸存路径管理单元的输出结果。

可选地，该译码系统还包括数据存储器，用于存储该待译码卷积码和译码结果。

第一实施方式是与本实施方式相对应的系统实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。

本申请的第三实施方式涉及一种基于可重构维特比译码系统的译码方法，用于处理待译卷积码得到译码结果，该系统包括分支度量单元、路径度量单元、幸存路径管理单元、回溯单元、状态存储器和配置寄存器，其中，该状态存储器的最大位宽为M比特，该状态存储器设置有N位字节使能，每位字节使能控制该状态存储器的M/N比特的位宽，M＞N＞0，M、N为整数，该配置寄存器用于存储工作模式编码和待译卷积码参数；如图6所示的流程图，该译码方法包括以下步骤：

在步骤601中，根据该工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数。

之后，进入步骤602，根据该N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽和读写周期控制参数在该状态存储器中存储该路径度量单元的输出结果和该幸存路径管理单元的输出结果。

可选地，该工作模式编码包括对应高性能模式和低功耗模式的编码。具体的，当工作模式编码为对应该高性能模式的编码时，确定与工作模式编码相匹配的N位字节使能使得该状态存储器的当前读写位宽为P*M/N比特；当工作模式编码为对应该低性能模式的编码时，确定与工作模式编码相匹配的N位字节使能使得该状态存储器的当前读写位宽为Q*M/N比特，其中，P＞Q＞0，且P、Q为正整数。可选地，该步骤601中“根据该工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数”可以使得该状态存储器在读取时的当前读写位宽和在写入时的当前读写位宽不同。

可选地，该步骤601中“根据该工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数”中，包括根据该工作模式编码确定与工作模式编码相匹配的N位字节使能并根据待译卷积码参数确定读写周期控制参数，也包括根据该工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能并根据该工作模式编码和待译卷积码参数确定读写周期控制参数。

可选地，该步骤601中的N位字节使能的确定可以通过第一实施方式的实施例的位宽控制单元控制实现。其中，M例如但不限于可以等于64、32、16等。可选地，M等于64时，N可以等于2、4或8。可选地，M等于32时，N可以等于2或4。可选地，M等于16时，N可以等于2。

在一个实施例中，P＝N＝2Q＝2，采用如图3所示的位宽控制单元，高性能模式时配置REG0＝1；低功耗模式时配置REG0＝0，基于寄存器REG0＝0的配置通过幸存路径管理单元产生如下表3所示的地址信号A0。

表3

REG0	A0	byte_en0	byte_en1
				0	1	0	1
0	0	1	0

在另一个实施例中，P＝N＝2Q＝4，采用如图4所示的位宽控制单元，高性能模式时配置REG0＝0、REG1＝0,基于寄存器REG0的配置通过幸存路径管理单元产生如下表4所示的地址信号A0A1,其中A0A1按照表4；低功耗模式时配置REG0＝0、REG1＝0，基于寄存器REG0的配置通过幸存路径管理单元产生如下表5所示的地址信号。

表4

REG0	REG1	A0	A1	byte_en0	byte_en1	byte_en3	byte_en4
								0	0	0	0	1	1	1	1
0	0	0	1	1	1	1	1
								0	0	1	0	1	1	1	1
0	0	1	1	1	1	1	1

表5

可选地，该步骤601中的读写周期控制参数的确定可以通过读写周期控制单元控制实现。在一个实施例中，该读写周期控制单元包括可配置寄存器和可配置计数器，该可配置计数器通过可配置寄存器将其配置为四进制、八进制以控制读写周期控制参数，如图7(a)所示为高性能模式的读写周期示意图，在该模式下，读写周期控制单元中可配置计数器为四进制计数器，根据计数器的进制数设置在计数器的000～001周期为读取周期，在计数器的010～011周期为写入周期，如图7(b)所示为低功耗模式的读写周期示意图，在该模式下，读写周期控制单元中可配置计数器为八进制计数器，根据计数器的进制数设置在计数器的000～011周期为读取周期，在计数器的100～111周期为写入周期。

例如，以(2，1，7)卷积码为例，其最小读写位宽为64比特，那么按照一个蝶形单元(如图8所示)，两个输入状态，共128比特数据，2个周期读取，两个输出状态，共128比特，2个周期写入。可以设置译码系统采用设有N＝2的最大位宽为64比特的状态存储器，与高性能模式相匹配的2位字节使能为“11”、读写周期控制参数例如可以为图7(a)所示；与低功耗模式相匹配的2位字节使能为“01”或“10”、读写周期控制参数例如可以为图7(b)所示。

可选地，该系统还包括数据存储器，用于存储该待译码卷积码和译码结果。

本申请的第四实施方式涉及一种可重构维特比译码系统，用于处理待译卷积码得到译码结果，该系统包括分支度量单元、路径度量单元、幸存路径管理单元、回溯单元、状态存储器、配置寄存器和读写控制单元；

其中，该状态存储器的最大位宽为M比特，该状态存储器设置有N位字节使能，每位字节使能控制该状态存储器的M/N比特的位宽，M＞N＞0，该状态存储器根据该N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽和读写周期控制参数存储该路径度量单元的输出结果和该幸存路径管理单元的输出结果；该配置寄存器用于存储工作模式编码和卷积码参数；该读写控制单元用于根据该工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数。

其中“根据该工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数”中，包括根据该工作模式编码确定与工作模式编码相匹配的N位字节使能并根据待译卷积码参数确定读写周期控制参数，也包括根据该工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能并根据该工作模式编码和待译卷积码参数确定读写周期控制参数。

可选地，该系统还包括数据存储器，用于存储该待译码卷积码和译码结果。

本实施方式的译码系统可以是对传统维特比译码器的一种改良，该译码系统还可以包括控制单元，用于进行系统中分支度量单元、路径度量单元、幸存路径管理单元和回溯单元之间的协调控制工作。在一个实施例中，该控制单元还用于控制系统中状态存储器、配置寄存器和读写控制单元之间的重构工作。在另一个实施例中，状态存储器、配置寄存器和读写控制器之间的重构工作由外部触发控制，例如但不限于手动触发。

如图9所示为根据本实施方式的一个示例可重构维特比译码系统的结构示意图，其中该寄存器基于外部触发输出工作模式编码和待译卷积码参数到该读写控制单元，该读写控制单元根据该工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数，进而在读周期向状态存储器发出对应的读使能信号、地址信号、字节使能信号，在写周期向状态存储器发出对应的写使能信号、地址信号、字节使能信号，以控制该状态存储器存储该路径度量单元的输出结果和该幸存路径管理单元的输出结果。需要说明的是，该示例中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。

第三实施方式是与本实施方式相对应的方法实施方式，第三实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第三实施方式。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括该要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，在阅读了本申请的上述公开内容之后，本领域技术人员可以对本申请作各种改动或修改，这些等价形式同样落于本申请所要求保护的范围。

Claims (10)

1.一种可重构维特比译码系统，用于处理待译卷积码得到译码结果，包括分支度量单元、路径度量单元、幸存路径管理单元和回溯单元，其特征在于，所述系统还包括：

状态存储器，所述状态存储器的最大位宽为M比特，所述状态存储器设置有N位字节使能，每位字节使能控制所述状态存储器的M/N比特的位宽，M＞N＞0，所述状态存储器根据N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽存储所述路径度量单元的输出结果和所述幸存路径管理单元的输出结果；

位宽控制单元，用于根据所述待译卷积码的最小读写位宽输出与所述最小读写位宽相匹配的N位字节使能到所述状态存储器，其中最小读写位宽为根据所述待译卷积码的路径度量位宽和幸存路径位宽的和获得。

2.如权利要求1所述的可重构维特比译码系统，其特征在于，M＝64，N＝2、4或8。

3.如权利要求2所述的可重构维特比译码系统，其特征在于，M＝64，N＝2；

所述位宽控制单元还用于当所述待译卷积码的最小读写位宽为32比特时，输出与所述最小读写位宽相匹配的2位字节使能到所述状态存储器，以使得所述状态存储器的当前读写位宽为32比特，且当所述待译卷积码的最小读写位宽为64比特时，输出与所述最小读写位宽相匹配的2位字节使能到所述状态存储器，以使得所述状态存储器的当前读写位宽为64比特。

4.如权利要求1所述的可重构维特比译码系统，其特征在于，所述位宽控制单元包括位宽控制寄存器和位宽控制电路；

所述位宽控制寄存器根据所述最小读写位宽发送控制信号到所述位宽控制电路，所述位宽控制电路根据所述控制信号产生并输出与所述最小读写位宽相匹配的N位字节使能。

5.如权利要求1所述的可重构维特比译码系统，其特征在于，所述系统还包括数据存储器，用于存储所述待译码卷积码和译码结果。

6.一种基于可重构维特比译码系统的译码方法，用于处理待译卷积码得到译码结果，所述系统包括分支度量单元、路径度量单元、幸存路径管理单元和回溯单元，其特征在于，所述系统还包括状态存储器，所述状态存储器的最大位宽为M比特，所述状态存储器设置有N位字节使能，每位字节使能控制所述状态存储器的M/N比特的位宽，M＞N＞0；

所述方法包括：

根据所述待译卷积码的最小读写位宽输出与所述最小读写位宽相匹配的N位字节使能到所述状态存储器，其中，最小读写位宽为根据所述待译卷积码的路径度量位宽和幸存路径位宽的和获得；

根据N位字节使能可重构的确定所述状态存储器的当前读写位宽，并根据当前读写位宽在所述状态存储器中存储所述路径度量单元的输出结果和所述幸存路径管理单元的输出结果。

7.一种基于可重构维特比译码系统的译码方法，用于处理待译卷积码得到译码结果，所述系统包括分支度量单元、路径度量单元、幸存路径管理单元和回溯单元，其特征在于，所述可重构维特比译码系统还包括状态存储器和配置寄存器，所述状态存储器的最大位宽为M比特，所述状态存储器设置有N位字节使能，每位字节使能控制所述状态存储器的M/N比特的位宽，M＞N＞0，所述配置寄存器用于存储工作模式编码和待译卷积码参数；

所述方法包括：

根据所述工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数；

根据所述N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽和读写周期控制参数在所述状态存储器中存储所述路径度量单元的输出结果和所述幸存路径管理单元的输出结果。

8.如权利要求7所述的基于可重构维特比译码系统的译码方法，其特征在于，所述工作模式编码包括对应高性能模式和低功耗模式的编码；

当工作模式编码为对应所述高性能模式的编码时，确定与工作模式编码相匹配的N位字节使能使得所述状态存储器的当前读写位宽为P*M/N比特；

当工作模式编码为对应所述低性能模式的编码时，确定与工作模式编码相匹配的N位字节使能使得所述状态存储器的当前读写位宽为Q*M/N比特；

其中，P大于Q。

9.如权利要求7所述的基于可重构维特比译码系统的译码方法，其特征在于，所述根据所述工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数，使得所述状态存储器在读取时的当前读写位宽和在写入时的当前读写位宽不同。

10.一种可重构维特比译码系统，用于处理待译卷积码得到译码结果，所述系统包括分支度量单元、路径度量单元、幸存路径管理单元和回溯单元，其特征在于，所述系统还包括：

状态存储器，所述状态存储器的最大位宽为M比特，所述状态存储器设置有N位字节使能，每位字节使能控制所述状态存储器的M/N比特的位宽，M＞N＞0，所述状态存储器根据所述N位字节使能可重构的确定当前读写位宽，并根据当前读写位宽和读写周期控制参数存储所述路径度量单元的输出结果和所述幸存路径管理单元的输出结果；

配置寄存器，用于存储工作模式编码和卷积码参数；

读写控制单元，用于根据所述工作模式编码和待译卷积码参数确定与工作模式编码相匹配的N位字节使能和读写周期控制参数。

Images