CN114039590A - 串并联射频开关及控制系统 - Google Patents
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Abstract
本发明公开了一种串并联射频开关及控制系统，包含逻辑控制模块、模拟模块、动态功率检测模块、功率控制模逻辑块以及N个串并联射频开关支路模块，所述的串并联射频开关支路模块接收逻辑控制模块发出的控制信号；每一个串并联射频开关支路中均包含有串联支路及并联支路；控制信号控制串联支路中的电位平移器，并联支路中控制信号经过一反相器后传输到与门的一输入端，与门的另一输入端与功率控制逻辑模块提供的反馈VC信号连接，所述功率控制逻辑模块输出反馈VC信号给动态功率检测模块，所述动态功率检测模块对射频开关控制系统的处理功率进行动态检测，其接收反馈VC信号及天线上的功率信号，经过处理及阈值比对后输出PC信号给功率控制逻辑模块。
Description
技术领域
本发明涉及半导体器件及制造领域，主要是射频前端电路设计，特别是指一种射频前端的串并联射频开关及控制系统。
背景技术
射频开关是射频通路中常用的器件，用于控制射频信号传输相关的选择与切换，其性能指标包括隔离度、插入损耗、线性度及开关时间等。
射频开关包括传导开关及天线开关，传导开关的作用是将多路射频信号中的任一路或几路通过控制逻辑连通，以实现不同信号路径的切换，包括接收与发射的切换、不同频段间的切换等。包括有移动通信传导开关、WiFi开关等，广泛应用于智能手机等移动智能终端。天线开关是射频开关的一种，与天线直接连接，主要用于调谐天线信号的传输性能使其在任何适用频率上均达到最优的效率；或者交换选择合适的天线信道。
射频开关的工作原理主要是：当射频开关的控制端口加上不同电压时，射频开关各端口将呈现不同的连通性。
传统射频开关及控制系统的结构中，射频开关串并联结构与控制设计既影响射频开关的插损、隔离度等射频性能，又影响射频开关的谐波等非线性，通常需要折衷平衡设计。
一般来说，传统射频开关并联支路控制采用与串联支路固定反向逻辑设计，优化改善隔离度。但这种方式存在中、小功率接收及发射时的隔离度冗余过度，而谐波等非线性因受限于工艺水平及面积成本约束设计余量不足，无法满足中小功率下较为严苛的谐波等非线性要求的挑战问题。
发明内容
本发明所要解决的技术问题在于提供一种串并联射频开关控制系统，优化中小功率以及大功率时的性能。
为解决上述问题，本发明所述的串并联射频开关控制系统包含逻辑控制模块、模拟模块、动态功率检测模块、功率控制模逻辑块以及N个串并联射频开关支路模块，N为≥1的自然数。
所述的逻辑控制模块发出控制信号，所述的串并联射频开关支路模块接收所述逻辑控制模块发出的控制信号。
在所述的每一个串并联射频开关支路中均包含有串联支路以及并联支路；所述的串联支路以及并联支路中均包含有电位平移器、多个开关管以及所述开关管的偏置电阻；所述控制信号通过电位平移器控制开关管的栅极。
在所述的每一个串并联射频开关支路模块中的串联支路中，所述控制信号直接控制串联支路中的电位平移器，电位平移器控制第一开关管及第二开关管；在所述并联支路中，所述控制信号经过一反相器变为反向信号后传输到一与门的一输入端，与门的另一输入端与功率控制逻辑模块提供的反馈VC信号连接，与门的输出端连接到所述并联支路中的电位平移器，所述电位平移器控制第三开关管；所述功率控制逻辑模块输出反馈信号VC给动态功率检测模块，所述反馈VC信号为逻辑“1”或“0”的信号。
所述动态功率检测模块对射频开关控制系统的处理功率进行动态检测，其接收反馈VC信号及天线上的功率信号，经过处理及阈值比对后输出PC信号给功率控制逻辑模块。
所述的模拟模块对所述的逻辑控制模块、各个串并联射频开关支路模块、动态功率检测模块以及功率控制逻辑模块提供电源。
进一步地改进是，所述的动态功率检测模块的结构为：包含有N个二极管首尾串联后阴极接到一晶体管的源端，所述晶体管的漏极通过第一电阻接地，所述N个串联的二极管的阳极接天线。
所述晶体管的源端还通过第三电阻输出PC信号。
所述晶体管的栅极通过第二电阻连接反馈VC信号。
进一步地改进是，所述的晶体管为MOS管。
进一步地改进是，所述的MOS管为PMOS管。
进一步地改进是，所述的动态功率检测模块利用二极管串接并与电阻串联进行功率探测阈限设计。
进一步地改进是，所述的模拟模块为其他模块提供电源及时钟信号，所述的模拟模块包含有BGR电路、LDO电路、时钟电路及负压产生电路。
进一步地改进是，所述的功率控制逻辑模块的结构为，包含第一及第二两个串联的晶体管，第一晶体管的栅极与动态功率检测模块的输出PC信号连接，其串联之后的剩余一端接地；第二晶体管串联之后的剩余一端与栅极短接之后接电源。
在所述第一晶体管与第二晶体串接的节点与一反向器连接，反相器的输出端输出VC信号。
还包括一第三晶体管，所述第三晶体管的源漏短接之后接地，所述第三晶体管的栅极与所述第一晶体管和第二晶体管串接的节点相连。
进一步地改进是，所述的第一晶体管为NMOS，所述第二晶体管为NMOS，所述第三晶体管为NMOS。
进一步地改进是，所述的功率控制逻辑模块先进行探测信号放大，整形后输出稳定逻辑。
所述功率控制逻辑模块输出稳定后反馈给动态功率检测模块，关断PMOS后，提高功率探测阈限，实现单次触发，防止动态功率检测模块影响正常工作射频性能。
进一步地改进是，所述的串并联射频开关支路模块中的第一开关管、第二开关管、第三开关管采用层叠开关支路结构进行功率设计。
进一步地改进是，所述的层叠开关支路结构为，通过电位平移器之后的两路控制信号分别经过第四电阻及第五电阻后，再分别通过栅极偏置电阻以及衬底偏置电阻后连接到开关管上，所述的开关管为N个；所述的N个开关管的源漏端之间均跨接有电阻；所述的N个开关管源漏端依次串接之后，在首尾分别形成输出端。
进一步地改进是，所述的串联支路中的第一开关管为可选设计，在电路设计中不需要第一开关管时直接去除。
进一步地改进是，利用动态功率检测模块对所述串并联射频开关系统的天线上进行处理的信号功率进行动态检测：探测功率超过探测功率阈限后产生触发信号PC，并输入给功率控制逻辑模块使其处理后输出稳定的控制信号VC，所述VC信号为逻辑稳定的“1”或“0”信号；同时动态功率检测模块还接收功率控制逻辑模块输出控制信号VC为反馈信号控制调整功率探测阈限、实现单次触发，防止动态功率检测电路影响天线端及射频开关正常工作射频性能。
所述串联支路控制为“1”开启时，保持并联支路关断与串联支路反向，不影响该射频开关支路正常发射接收工作。
所述串联支路控制为“0”关断时，根据VC信号控制逻辑：在高功率时保持并联支路开启与串联支路反向，工作为高功率高隔离度模式；在中小功率时保持并联支路关断与串联支路同向，工作为小中功率中等隔离度高线度优化模式。
所述功率控制逻辑模块稳定时输出反馈VC信号给动态功率检测模块，在触发功率检测后提高功率探测阈值，防止功率检测电路影响正常工作射频性能。
本发明所述的串并联射频开关控制系统，针对射频开关系统及串并联结控制设计，进行动态功率检测及串并联控制逻辑设计，根据射频开关系统处理的功率动态控制选择并联支路与串联支路反向或同向，优化传统射频开关控制系统中中小功率时隔离度裕度过度、非线性不足矛盾问题。
附图说明
图1 是本发明串并联射频开关控制系统的结构原理示意图。
图2是本发明串并联射频开关控制系统中的动态功率检测模块以及功率控制逻辑模块的结构示意图。
图3 是本发明层叠开关支路的结构示意图。
图4 是对传统串并联射频开关控制系统以及本发明串并联射频开关控制系统进行隔离度及非线性谐波仿真曲线图。
具体实施方式
以下结合附图给出本发明的具体实施方式，对本发明中的技术方案进行清楚、完整的描述，但本发明不限于以下的实施方式。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。
本发明所述的一种串并联射频开关及控制系统如图1所示，包含逻辑控制模块、模拟模块、动态功率检测模块、功率控制模逻辑块以及N个串并联射频开关支路模块，N为≥1的自然数。
所述的逻辑控制模块接收多位输入逻辑控制信号进行射频开关逻辑控制处理输出N个串并联射频开关支路的控制信号，所述的N个串并联射频开关支路模块分别接收所述逻辑控制模块发出的逻辑控制信号。
在所述的每一个串并联射频开关支路中均包含有串联支路以及并联支路；以图1中的串并联射频开关支路1为例，图中所示的串联支路以及并联支路中均包含有电位平移器、多个开关管以及所述开关管的偏置电阻；所述控制信号通过电位平移器控制开关管的栅极。
在所述的每一个串并联射频开关支路模块中的串联支路中，所述控制信号直接控制串联支路中的电位平移器，电位平移器控制第一开关管SW1及第二开关管SW2；在所述并联支路中，所述控制信号经过一反相器INV1变为反向信号后传输到一与门AND的一输入端，与门AND的另一输入端与功率控制逻辑模块的输出控制信号VC信号连接，与门的输出端连接到所述并联支路中的电位平移器，所述电位平移器控制第三开关管SW3。
需要注意的是，上述的串联支路中的第一开关管SW1为可选设计，在电路设计中不需要第一开关管SW1时可直接去除。
所述动态功率检测模块对射频开关系统的天线上处理的信号功率进行动态检测，探测功率超过探测功率阈限后产生触发信号PC，并输入给功率控制逻辑模块使其处理后输出稳定的控制信号VC，所述VC信号为逻辑稳定的“1”或“0”信号；同时动态功率检测模块还接收功率控制逻辑模块输出控制信号VC为反馈信号控制调整功率探测阈限、实现单次触发，防止动态功率检测电路影响天线端及射频开关正常工作射频性能。
所述的模拟模块包含有BGR电路、LDO电路、时钟电路及负压产生电路。所述的模拟模块对所述的逻辑控制模块、各个串并联射频开关支路模块、动态功率检测模块以及功率控制逻辑模块提供电源VDD、VSS及时钟信号。
如图2所示，在一实施例中，上述的动态功率检测模块的结构为：包含有n个二极管首尾串联后阴极接到一PMOS管P1的源端，所述晶体管的漏极通过第一电阻R1接地，所述N个串联的二极管的阳极接天线ANT。所述的动态功率检测模块利用二极管串接并与电阻串联进行功率探测阈限设计。
所述P1管的源端还通过第三电阻R3输出PC信号。
所述P1管的栅极通过第二电阻R2连接反馈VC信号。
如图2右侧虚线框内所示，所述的功率控制逻辑模块的结构为，包含第一及第二两个串联的NMOS管N1及N2。N1管的栅极与动态功率检测模块的输出PC信号连接，其源极与体相接后端地；N2管漏极与栅极短接之后接电源VDD。
在所述N1管与N2管串接的节点与一反向器INV连接，反相器INV的输出端输出VC信号。
所述功率控制逻辑模块中还包括一N3管，所述N3管的源漏短接之后接地，所述N3管的栅极与所述N1管和N2管串接的节点相连。
所述的功率控制逻辑模块先进行探测信号放大，整形后输出稳定逻辑信号VC。
所述功率控制逻辑模块输出稳定后反馈输入给动态功率检测模块，关断P1管后，提高功率探测阈限，实现单次触发，防止动态功率检测模块影响正常工作射频性能。
所述的串并联射频开关支路模块中的SW1管、SW2管、SW3第三开关管采用层叠开关支路结构进行功率设计，具体结构如图3所示，通过电位平移器之后的两路控制信号分别经过第四电阻Rgc及第五电阻Rbc后，再分别通过栅极偏置电阻Rg1、Rg2……Rgn以及衬底偏置电阻Rb1、Rb2……Rbn后连接到开关管M1～Mn上，所述的开关管为N个；所述的N个开关管的源漏端之间均跨接有电阻Rds1、Rds2……Rdsn；所述的N个开关管源漏端依次串接之后，在首尾分别形成输出端。
本发明的结构中，利用动态功率检测模块对所述串并联射频开关控制系统处理功率动态检测：当射频功率超过设定的功率探测阈值后产生触发信号PC，功率控制逻辑电路输出稳定VC信号逻辑“1”；小功率及中等功率时小于探测阈值，则不触发功率检测，输出稳定VC信号逻辑“0”。
所述串联支路控制为“1”开启时，保持并联支路关断与串联支路反向，不影响该射频开关支路正常发射接收工作。
所述串联支路控制为“0”关断时，根据VC信号控制逻辑：在高功率时保持并联支路开启与串联支路反向，工作为高功率高隔离度模式；在中小功率时保持并联支路关断与串联支路同向，工作为小中功率中等隔离度高线度优化模式。
所述功率控制逻辑模块稳定时输出反馈VC信号给动态功率检测模块，在触发功率检测后提高功率探测阈值，防止功率检测电路影响正常工作射频性能。
如图4所示，是射频开关快速启动及切换仿真的曲线图，谐波数值越低越好，隔离度越高越好。由隔离度及非线性谐波仿真可知：在小中等输入功率（图示为＜29dBm）时，牺牲一定隔离度获得了谐波非线性的较显著改善；在高功率时保持了高的隔离度。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种串并联射频开关控制系统，其特征在于：所述的串并联射频开关控制系统包含逻辑控制模块、模拟模块、动态功率检测模块、功率控制模逻辑块以及串并联射频开关；所述的串并联射频开关由N个串并联射频开关支路模块组成，N为≥1的自然数；
所述的逻辑控制模块发出控制信号，所述的串并联射频开关支路模块接收所述逻辑控制模块发出的控制信号；
在所述的每一个串并联射频开关支路中均包含有串联支路以及并联支路；所述的串联支路以及并联支路中均包含有电位平移器、多个开关管以及所述开关管的偏置电阻；所述控制信号通过电位平移器控制开关管；
在所述的每一个串并联射频开关支路模块中的串联支路中，所述控制信号直接控制串联支路中的电位平移器，电位平移器控制第一开关管及第二开关管；在所述并联支路中，所述控制信号经过一反相器变为反向信号后传输到一与门的一输入端，与门的另一输入端与功率控制逻辑模块提供的输出控制信号VC连接，与门的输出端连接到所述并联支路中的电位平移器，所述电位平移器控制第三开关管；所述功率控制逻辑模块输出的控制信号VC反馈给动态功率检测模块，所述输出控制信号VC为逻辑“1”或“0”的信号；
所述动态功率检测模块对射频开关控制系统的处理功率进行动态检测，其接收反馈的VC信号及天线上的功率信号，经过处理及阈值比对后输出PC信号给功率控制逻辑模块；
所述的模拟模块对所述的逻辑控制模块、各个串并联射频开关支路模块、动态功率检测模块以及功率控制逻辑模块提供电源。
2.如权利要求1所述的串并联射频开关控制系统，其特征在于：所述的动态功率检测模块的结构为：包含有N个二极管首尾串联后阴极接到一晶体管的源端，所述晶体管的漏极通过第一电阻接地，所述N个串联的二极管的阳极接天线；
所述晶体管的源端还通过第三电阻输出PC信号；
所述晶体管的栅极通过第二电阻连接反馈的VC信号。
3.如权利要求2所述的串并联射频开关控制系统，其特征在于：所述的晶体管为MOS管。
4.如权利要求3所述的串并联射频开关控制系统，其特征在于：所述的MOS管为PMOS管。
5.如权利要求2所述的串并联射频开关控制系统，其特征在于：所述的动态功率检测模块利用二极管串接并与电阻串联进行功率探测阈限设计。
6.如权利要求1所述的串并联射频开关控制系统，其特征在于：所述的模拟模块为其他模块提供电源及时钟信号，所述的模拟模块包含有BGR电路、LDO电路、时钟电路。
7.如权利要求1所述的串并联射频开关控制系统，其特征在于：所述的功率控制逻辑模块的结构为，包含第一及第二两个串联的晶体管，第一晶体管的栅极与动态功率检测模块的输出PC信号连接，其串联之后的剩余一端接地；第二晶体管串联之后的剩余一端与栅极短接之后接电源；
在所述第一晶体管与第二晶体串接的节点与一反向器连接，反相器的输出端输出VC信号；
还包括一第三晶体管，所述第三晶体管的源漏短接之后接地，所述第三晶体管的栅极与所述第一晶体管和第二晶体管串接的节点相连。
8.如权利要求7所述的串并联射频开关控制系统，其特征在于：所述的第一晶体管为NMOS，所述第二晶体管为NMOS，所述第三晶体管为NMOS。
9.如权利要求7所述的串并联射频开关控制系统，其特征在于：所述的功率控制逻辑模块先进行探测信号放大，整形后输出稳定逻辑；
所述功率控制逻辑模块输出稳定后反馈给动态功率检测模块，关断PMOS后，提高功率探测阈限，实现单次触发，防止动态功率检测模块影响正常工作射频性能。
10.如权利要求1所述的串并联射频开关控制系统，其特征在于：利用动态功率检测模块对所述串并联射频开关系统的天线上进行处理的信号功率进行动态检测：探测功率超过探测功率阈限后产生触发信号PC，并输入给功率控制逻辑模块使其处理后输出稳定的控制信号VC，所述VC信号为逻辑稳定的“1”或“0”信号；同时动态功率检测模块还接收功率控制逻辑模块输出控制信号VC为反馈信号控制调整功率探测阈限、实现单次触发，防止动态功率检测电路影响天线端及射频开关正常工作射频性能；
所述串联支路控制为“1”开启时，保持并联支路关断与串联支路反向，不影响该射频开关支路正常发射接收工作；
所述串联支路控制为“0”关断时，根据VC信号控制逻辑：在高功率时保持并联支路开启与串联支路反向，工作为高功率高隔离度模式；在中小功率时保持并联支路关断与串联支路同向，工作为小中功率中等隔离度高线度优化模式；
所述功率控制逻辑模块稳定时输出反馈VC信号给动态功率检测模块，在触发功率检测后提高功率探测阈值，防止功率检测电路影响正常工作射频性能。
11.一种如权利要求1所述的串并联射频开关，其特征在于：所述的串并联射频开关支路模块中的第一开关管、第二开关管、第三开关管采用层叠开关支路结构进行功率设计。
12.如权利要求11所述的串并联射频开关，其特征在于：所述的层叠开关支路结构为，通过电位平移器之后的两路控制信号分别经过第四电阻及第五电阻后，再分别通过栅极偏置电阻以及衬底偏置电阻后连接到开关管上，所述的开关管为N个；所述的N个开关管的源漏端之间均跨接有电阻；所述的N个开关管源漏端依次串接之后，在首尾分别形成输出端。
13.如权利要求11所述的串并联射频开关，其特征在于：所述的串联支路中的第一开关管为可选设计，在电路设计中不需要第一开关管时直接去除。
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2021
- 2021-10-14 CN CN202111197250.5A patent/CN114039590A/zh active Pending
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