CN114036011A - 用于pxi测试板卡的fpga芯片调度系统 - Google Patents

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Abstract

本发明公开了一种用于PXI测试板卡的FPGA芯片调度系统，包括：PXI通信接口、调度指令模块和数据流控制模块，其中：调度指令模块包括状态机和运算电路，状态机包括调度优先级信号接口，用于接收外设接口的优先级信号，状态机优先进入优先级最高的外设接口状态；在当前外设接口状态下，状态机发送提取对应的外设接口输出的数据的指令；运算电路用于接收外设接口的优先级信号，运算电路分别计算当前外设接口状态的优先级信号与其他优先级信号之间的差值，并输入状态机，在差值为预定数值时，状态机进入计算得到差值的优先级信号对应的外设接口状态。采用上述技术方案，上位机的数据读取等待时间较短或没有，避免读取无效数据，显著提高芯片测试效率。

Description

用于PXI测试板卡的FPGA芯片调度系统
技术领域
本发明涉及集成电路技术领域，尤其涉及一种用于PXI测试板卡的FPGA芯片调度系统。
背景技术
随着集成芯片的集成度和性能不断的提高，芯片测试系统的测试引脚数和效率也需与日俱增，为降低大型ATE(Automatic Test Equipment，集成电路自动测试机)的成本，采用基于PXI(PCI extensions for instrumentation，面向仪器系统的PCI扩展)总线模块化设备的测试系统。一个完整的PXI测试平台由三个部分组成：PXI机箱、PXI测试板卡和PXI主控中心，其中PXI测试板卡可用来完成对集成电路的测试工作，并将数据通过PXI机箱传送至PC端进行测试。
通常FPGA(Field Programmable Gate Array)会作为主控芯片来对PXI测试板卡的数据采集进行数据流控制，针对集成电路测试的PXI测试板卡包括PXI总线接口、FPGA(Field Programmable Gate Array)主控芯片、DAC(Digital to analog converter，数字模拟转换器)、ADC(Analog to digital converter，模拟数字转换器)以及PMU(Precisionmeasurement unit，精密测量单元)等。PMU是作为给DUT(device under test，被测器件)提供电压或电流，同时测量DUT反馈回来的电压或电流的测量单元，其一般与FPGA通过SPI接口(Serial Peripheral Interface)(串行外设接口)进行数据传输，其数据流是串行输入和输出的，而FPGA与PXI总线的数据则是并行传输，且其工作频率往往大于PMU的工作频率，并且测试板卡单次可测试多个集成芯片引脚参数，但在多个引脚参数中会存在大量的重复数据，还存在无效数据，例如配置PMU时DUT传回的无效数据，这些均属于冗余的数据。如此会造成在数据采集过程中，上位机需要很多的等待时间来等待SPI接口进行数据读取，数据的利用效率较低，进而导致集成芯片的测试效率较低。
发明内容
发明目的：本发明提供一种用于PXI测试板卡的FPGA芯片调度系统，旨在根据外设接口的优先级，通过硬件的逻辑电路和状态机，确定读取的外设接口，完成对外设接口的数据调度，避免上位机需要过长的数据读取等待时间，同时避免读取无效数据，显著提高芯片测试效率。
技术方案：本发明提供一种用于PXI测试板卡的FPGA芯片调度系统，包括：PXI通信接口、调度指令模块和数据流控制模块，其中：所述数据流控制模块包括输入数据选择及地址分配单元、输出数据选择单元和RAM，输入数据选择及地址分配单元用于接收外设接口输入的数据，在分配地址后输入RAM；所述输出数据选择单元用于根据调度指令模块的指令提取数据，从RAM中读取后向PXI通信接口输出；所述调度指令模块包括状态机和运算电路，所述状态机包括调度优先级信号接口，用于接收外设接口的优先级信号，状态机优先进入优先级最高的外设接口状态；在当前外设接口状态下，所述状态机发送提取对应的外设接口输出的数据的指令；所述运算电路用于接收外设接口的优先级信号，运算电路分别计算当前外设接口状态的优先级信号与其他优先级信号之间的差值，并输入状态机，在差值为预定数值时，状态机进入计算得到差值的优先级信号对应的外设接口状态；外设接口的优先级信号为相同位宽的字段，按照外设接口顺序排列。
具体的，所述数据流控制模块，还用于对外设接口输入的数据进行去重处理。
具体的，还包括FIFO模块和配置分配模块，所述FIFO模块用于缓冲PXI通信接口发送的PMU配置数据；所述配置分配模块用于按发送的时间顺序将PMU配置信息分配至相应的外设接口。
具体的，所述状态机还包括外设接口数据提取次数信号接口。
具体的，还包括选择器和D触发器，所述状态机将当前外设接口状态的信号输入所述选择器，所述选择器向D触发器输出相应的地址，所述D触发器生成相应的指令。
具体的，所述状态机在当前外设接口的数据提取次数完成后，进入下一外设接口状态。
具体的，所述调度指令模块，还用于设定外设接口的等待时间和等待条件。
具体的，所述调度指令模块，还用于发送外设接口的跳转指令。
具体的，所述状态机还包括时钟信号接口。
具体的，所述状态机还包括复位信号接口。
有益效果：与现有技术相比，本发明具有如下显著优点：上位机的数据读取等待时间较短或没有，避免读取无效数据，显著提高芯片测试效率。
附图说明
图1为本发明提供的PXI测试板卡的结构示意图；
图2为本发明提供的FPGA芯片的结构示意图；
图3为本发明提供的调度指令模块的数字电路图；
图4为本发明提供的调度指令的示意图。
具体实施方式
下面结合附图对本发明的技术方案作进一步说明。
参阅图1，其为本发明提供的PXI测试板卡的结构示意图。
本发明实施例中，PXI测试板卡应具备电压或电流信号的四输入四输出能力，包括PXI总线接口，FPGA芯片，4个PMU芯片以及4个ADC芯片。
参阅图2，其为本发明提供的FPGA芯片的结构示意图；参阅图3，其为本发明提供的调度指令模块的数字电路图。
本发明提供一种用于PXI测试板卡的FPGA芯片调度系统，包括：PXI通信接口(PXI总线)、调度指令模块和数据流控制模块，其中：
所述数据流控制模块包括输入数据选择及地址分配单元、输出数据选择单元和RAM，输入数据选择及地址分配单元用于接收外设接口输入的数据，在分配地址后输入RAM；所述输出数据选择单元用于根据调度指令模块的指令提取数据，从RAM中读取后向PXI通信接口输出；
所述调度指令模块包括状态机和运算电路，所述状态机包括调度优先级信号接口，用于接收外设接口的优先级信号，状态机优先进入优先级最高的外设接口状态；
在当前外设接口状态下，所述状态机发送提取对应的外设接口输出的数据的指令；
所述运算电路用于接收外设接口的优先级信号，运算电路分别计算当前外设接口状态的优先级信号与其他优先级信号之间的差值，并输入状态机，在差值为预定数值时，状态机进入计算得到差值的优先级信号对应的外设接口状态；
外设接口的优先级信号为相同位宽的字段，按照外设接口顺序排列。
在具体实施中，外设接口的优先级信号位宽为16位，16位数据分为四段即0～3，4～7，8～11，12～15，这四段可以按照顺序分别对于四个外设接口(SPI1、SPI2、SPI3和SPI4)的优先级，例如输入0011_0100_0010_0001(二进制)，即优先级SPI2>SPI1>SPI3>SPI4。
在具体实施中，在状态机接收外设接口的优先级信号后，首先进入优先级最高的外设接口状态，例如在SPI2>SPI1>SPI3>SPI4时，首先进入第二外设接口(SPI2)状态，那么即发送提取第二外设接口输出的数据的指令。
在具体实施中，例如在第二外设接口(SPI2)状态中，运算电路(减法电路)计算第二外设接口的优先级与其他外设接口优先级之间的差值(差值计算可以采用十进制，即四个外设接口的优先级对应为3421)，在预定数值为1的情况下，第二外设接口与第一外设接口之间的差值为1，第二外设接口与其他外设接口之间的差值不是1，因此在完成对于第二外设接口的数据读取之后，状态机可以进入第一外设接口状态，发送读取第一外设接口的指令，然后计算第一外设接口的优先级与其他外设接口的优先级之间的差值是否为1，进而判断之后进入的外设接口状态。在四个外设接口状态都进入之后，可以重新进入优先级最高的外设接口。
在具体实施中，仅根据优先级排序确定对于外设接口的调度顺序，对于计算量的要求很高，在外设接口的数量为4个的情况下，共有24种顺序排列方式，也即需要计算完24种排列顺序之后才能确定正确的外设接口优先级排序，同时还需要记录现阶段执行到第几个外设接口，在外设接口数量增加时，排列顺序的种类数量将显著上升，计算量也相应增加，测试效率将明显下降。而采用本发明提出的方案，在四个外设接口的情况下，确定优先级最高的外设接口是十分容易的，计算当前外设接口与其他外设接口之间优先级的差值，只需要进行3次运算(也即图3种存在12个运算电路)，可以快速确定下一个进入的外设接口状态，并进行数据的读取。显著降低计算量，提升了测试效率。
在具体实施中，根据外设接口的优先级，通过硬件的逻辑电路和状态机，确定读取的外设接口，完成对外设接口的数据调度，可以快速进行外设接口的切换，读取有效数据，避免上位机需要过长的数据读取等待时间，避免读取无效数据，显著提高芯片测试效率。
本发明实施例中，所述数据流控制模块，还用于对外设接口输入的数据进行去重处理。
在具体实施中，数据流控制模块可以被设定执行较为容易的数据去重，排除其中重复的数据，由此可以避免读取无效数据，显著提高芯片测试效率。
本发明实施例中，FPGA芯片还包括FIFO模块和配置分配模块，所述FIFO模块用于缓冲PXI通信接口发送的PMU配置数据；所述配置分配模块用于按发送的时间顺序将PMU配置信息分配至相应的外设接口。
在具体实施中，所述配置分配模块是将不同的PMU配置信息分配给不同的SPI接口，其主要是根据数据传入FIFO模块时间的不同，按时间顺序将配置数据依次分配给4个外设接口。
本发明实施例中，所述状态机还包括外设接口数据提取次数信号接口。
在具体实施中，当需要测试芯片的某一特定引脚时，只需将调度指令设定为提取该引脚对应的外设接口，并将其优先级设为第一个位置，其余外设接口提取次数设为0，即可快速提取该引脚数据，忽略其他引脚。
本发明实施例中，所述状态机还包括选择器(由三极管组成)和D触发器，所述状态机将当前外设接口状态的信号输入所述选择器，所述选择器向D触发器输出相应的地址，所述D触发器生成相应的指令。
在具体实施中，D触发器生成的指令向数据流控制模块的输出数据选择单元发送。
本发明实施例中，所述状态机在当前外设接口的数据提取次数完成后，进入下一外设接口状态。
参阅图4，其为本发明提供的调度指令的示意图。
本发明实施例中，所述调度指令模块，还用于设定外设接口的等待时间和等待条件。
本发明实施例中，所述调度指令模块，还用于发送外设接口的跳转指令。
在具体实施中，在调度条件满足时，调度指令模块可向数据流控制模块发出跳转地址，随后读取该地址段的数据。
本发明实施例中，所述状态机还包括时钟信号接口。
本发明实施例中，所述状态机还包括复位信号接口。
在具体实施中，本发明提出了实现外设接口调度方法的基本数字电路，其中包含了对各外设接口提取次数的设定，优先级的运算电路，状态转移功能等。由FPGA芯片直接调度和实现功能函数可以节省大量因软硬件通信交互带来的时间损耗，由于一个PXI机箱可插入多个PXI测试板卡，每个测试板卡上均可由FPGA作为主控芯片，各功能单元的控制寄存器和逻辑单元都在各自的FPGA内部，因此可以让给各测试板卡上的FPGA芯片同步并发调度和执行各测试指令，实现最大执行并行度。

Claims (10)

1.一种用于PXI测试板卡的FPGA芯片调度系统，其特征在于，包括：PXI通信接口、调度指令模块和数据流控制模块，其中：
所述数据流控制模块包括输入数据选择及地址分配单元、输出数据选择单元和RAM，输入数据选择及地址分配单元用于接收外设接口输入的数据，在分配地址后输入RAM；所述输出数据选择单元用于根据调度指令模块的指令提取数据，从RAM中读取后向PXI通信接口输出；
所述调度指令模块包括状态机和运算电路，所述状态机包括调度优先级信号接口，用于接收外设接口的优先级信号，状态机优先进入优先级最高的外设接口状态；
在当前外设接口状态下，所述状态机发送提取对应的外设接口输出的数据的指令；
所述运算电路用于接收外设接口的优先级信号，运算电路分别计算当前外设接口状态的优先级信号与其他优先级信号之间的差值，并输入状态机，在差值为预定数值时，状态机进入计算得到差值的优先级信号对应的外设接口状态；
外设接口的优先级信号为相同位宽的字段，按照外设接口顺序排列。
2.根据权利要求1所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，所述数据流控制模块，还用于对外设接口输入的数据进行去重处理。
3.根据权利要求1所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，还包括FIFO模块和配置分配模块，所述FIFO模块用于缓冲PXI通信接口发送的PMU配置数据；所述配置分配模块用于按发送的时间顺序将PMU配置信息分配至相应的外设接口。
4.根据权利要求1所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，所述状态机还包括外设接口数据提取次数信号接口。
5.根据权利要求4所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，还包括选择器和D触发器，所述状态机将当前外设接口状态的信号输入所述选择器，所述选择器向D触发器输出相应的地址，所述D触发器生成相应的指令。
6.根据权利要求5所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，所述状态机在当前外设接口的数据提取次数完成后，进入下一外设接口状态。
7.根据权利要求6所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，所述调度指令模块，还用于设定外设接口的等待时间和等待条件。
8.根据权利要求6所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，所述调度指令模块，还用于发送外设接口的跳转指令。
9.根据权利要求5所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，所述状态机还包括时钟信号接口。
10.根据权利要求5所述的用于PXI测试板卡的FPGA芯片调度系统，其特征在于，所述状态机还包括复位信号接口。
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