CN114020664A - 一种处理系统精简数据交换架构 - Google Patents
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Abstract
本发明公开了一种处理系统精简数据交换架构,属于数据处理与传输领域。包括:边缘设备接口模块,包括上层逻辑层和下层数据链路层,上层逻辑层接收主边缘设备输入的数据并将其转换为标准数据链路帧,传输给下层链路层,或者接收来自下层链路层的标准数据链路帧,将其转换为从边缘设备的数据格式后传输给从边缘设备;下层数据链路层,将标准数据链路帧转换为内部总线接口标准数据,传输给中心交换模块,或者接收来自中心交换模块的内部总线接口标准数据,转换为标准数据链路帧,并传输给上层逻辑层;中心交换模块,用于对内部总线接口标准数据进行单向数据传输。本发明能够提升数据传输的有效性与及时性,提升总线数据的传输效率以及数据交换效率。
Description
技术领域
本发明属于数据处理与传输领域,更具体地,涉及一种处理系统精简数据交换架构。
背景技术
综合处理系统是高动态目标打击装备的重要组成部分,其目的是获取各外部信息采集设备得到的综合信息及数据,通过内部高速通道,传输至中心处理单元进行数据处理,最终由中心单元控制跟瞄单元及目标打击单元等设备,完成对目标的闭环打击功能。
为了实现对高动态目标的实时跟踪瞄准与打击,要求综合处理系统具备较高的数据处理能力,及较高水平的内部数据传输能力。同时针对较多种类、不同功能、不同型号的外部设备,具备良好数据接口兼容能力及简化的数据传输适应能力。
在以往系统设计中,不同类型模块间,数据总线不通用,传输格式不确定,互联互通困难,降低了数据传输的有效性与及时性。即使勉强将外部数据接入内部系统,各不同类型、不同格式、不同优先级的数据在同一个通道中传输,造成通道抢用,极大的降低了系统数据传输效能。
发明内容
针对现有技术的缺陷和改进需求,本发明提供了一种处理系统精简数据交换架构,其目的在于提升数据传输的有效性与及时性。
为实现上述目的,本发明提供了一种处理系统精简数据交换架构,包括:
边缘设备接口模块,包括上层逻辑层和下层数据链路层;所述上层逻辑层,用于接收主边缘设备输入的数据并将其转换为标准数据链路帧,传输给下层链路层,或者接收来自下层链路层的标准数据链路帧,将其转换为从边缘设备的数据格式后传输给从边缘设备;所述下层数据链路层,用于将标准数据链路帧转换为内部总线接口标准数据,传输给中心交换模块,或者接收来自中心交换模块的内部总线接口标准数据,转换为标准数据链路帧,并传输给上层逻辑层;
中心交换模块,通过单向总线与所述边缘设备接口模块相连,用于对内部总线接口标准数据进行单向数据接收或发送。
进一步地,所述中心交换模块,包括两个单向中心交换节点,所述两个单向中心交换节点分别负责单一方向数据的传输,且数据传输方向相反。
进一步地,所述单向中心交换节点,包含多个数据传输通道,各数据传输通道分别采用独立的单向数据总线进行数据传输。
进一步地,每个单向中心交换节点内的所有数据传输通道通过多端口交换机进行数据交换。
进一步地,所述数据传输通道,设有独立的FIFO通道缓存。
进一步地,所述中心交换模块为多个,所述多个中心交换模块之间级联。
进一步地,所述标准数据链路帧的帧格式,包括:帧头关键字,包类型,包优先级,包数据长度,设备源地址,设备目的地址,目的端数据内存地址,帧体载荷数据。
进一步地,所述数据内部总线接口标准数据涉及的信号包括:信号Tdata,表示数据;信号Tvalid,表示数据是否有效;信号Tready,表示输入数据是否有效;信号Tlast,表示本数据字是否为最后一个;信号Tuser,为保留字段。
进一步地,所述信号Tdata占64bit,信号Tvalid占1bit,信号Tready占1bit,信号Tlast占1bit,信号Tuser占64bit。
一种图像处理系统,其内部模块通过上述任意一项所述的处理系统精简数据交换架构进行数据互联。
总体而言,通过本发明所构思的以上技术方案,能够取得以下有益效果:
(1)本发明的处理系统精简数据交换架构,通过设置边缘设备接口模块,使得不同边缘设备的不同数据在进行内部数据交换之前,都采用统一的内部数据包格式,提升了数据传输的有效性与及时性;中心交换模块采用单数据总线且单向传输机制,使得交换形式标准,提升了总线数据的传输效率以及数据交换效率。
(2)本发明的处理系统精简数据交换架构,中心交换模块,包括数据传输方向相反的两个单向中心交换节点,分别负责单一方向数据的接收或发送,从而保证接口方向确定为输入或者输出端口,无需在输入状态或输出状态间进行切换。
(3)优选的,每个单向中心交换节点包含多个数据传输通道,每个数据传输通道采用独立的单向数据总线进行数据传输,不会造成通道抢用,提升了系统数据的传输效能。
(4)优选的,每个数据传输通道,分别设有独立的FIFO通道缓存,可以进行数据缓存,并通过FIFO的读空或写满进行流量控制。
(5)优选的,当边缘设备模块较多时,可以采用多个中心交换模块进行多级级联,可扩展性好、易用灵活。
总而言之,本发明的处理系统精简数据交换架构,能够提升数据传输的有效性与及时性,提升总线数据的传输效率以及数据交换效率。并且能够适应不同的外设数据格式与逻辑接口,适应性广,可扩展性好、易用灵活。
附图说明
图1是本发明实施例中的精简数据交换架构模块组成示意图。
图2是本发明实施例中的单向中心交换节点结构示意图。
图3是本发明实施例中的标准数据帧传输格式示意图。
图4是本发明实施例中的内部总线接口标准数据的组成格示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。此外,下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
首先对本实施例中的“边缘设备”、“主设备”和“从设备”进行定义:
本实施例中的边缘设备,是指逻辑电路系统中的相关边缘设备,逻辑电路系统位于边缘,处理对外接口的设备,如低速串口收发模块、图像收发模块、网络收发模块。
本实施例中数据总线为单向总线,发出数据的设备为该单向总线的主设备,接收数据的为该单向总线的从设备。
如图1、图2所示,本发明实施例提供了一种基于高动态目标打击装备综合处理系统中的数据交换架构设计,该架构主要通过一种标准化的精简数据交换模式,完成综合处理系统中多设备间的数据交换与传输。主要包括:边缘设备接口模块和中心交换模块,边缘设备接口模块通过单向总线与中心交换模块相连。
边缘设备接口模块,使用上下两层逻辑分层组包机制,分别为上层逻辑层和下层数据链路层。接收外部数据时,边缘设备接口模块的上层逻辑层对接用户接口和下层数据链路层,用于将用户接口的一般自定义数据及数据帧(即不同边缘设备的不同数据),转换为标准数据链路帧;下层数据链路层,对接上层逻辑层及中心交换模块,用于将接收到的标准数据链路帧转换为满足内部总线接口定义的标准数据组成格式(标准信号及时序)传输至中心交换模块。边缘设备接口模块向外部发送数据时,以上过程为逆过程。
如图3所示,边缘设备接口模块中的上层逻辑层,明确了标准数据链路帧的数据帧传输格式。每一帧数据帧,主要包括:帧头和帧体,帧头内的字段主要为,帧头关键字、包类型、包优先级、包数据长度、设备源地址、设备目的地址、目的端数据内存地址等字段,帧体内字段主要包括帧体载荷数据。
如图4所示,下层数据链路层,明确规定了内部总线接口标准数据的组成格式。单向数据输出方向,总线接口包含:Tdata(64bit,输出信号,表示数据)、Tvalid(1bit,输出信号,高电平表示数据有效)、Tready(1bit,输入信号,高电平表示后端接收有效)、Tlast(1bit,输出信号,高电平表示本数据字为最后一个)、Tuser(64bit,输出信号,保留字段,表示用户可自定义其它信号),由以上信号组成标准总线接口,便于边缘设备接口模块的标准化。单向数据输入方向的总线接口的Tdata、Tvalid、Tready、Tlast、Tuser的信号输入输出与单向数据输出方向相反。
中心交换模块,通过单向总线与所述边缘设备接口模块相连,用于将接收到的内部总线接口标准数据进行单向数据接收或发送,实现精简数据交换。主要包含两个单向中心交换节点,该两个单向中心交换节点的数据传输方向相反,分别负责单一方向的相对设备接口数据的接收或发送。每个单向中心交换节点包含多个数据传输通道,每个数据传输通道采用独立的数据总线进行数据传输,每个数据总线为单向总线,方向为从主设备发出数据至从设备接收,能够保证总线的输出和输出不变化,不需要进行接口方向切换。使用两个单向的总线,实现双向通信。
每个发送或接收数据的边缘设备(如:低速串口收发模块、图像收发模块、网络收发模块),分别通过单向总线与负责接收或发送数据的单向中心交换节点内的数据传输通道建立一对一数据传输,实现单个方向上的“多对多交换”。
如图2所示,对于单向中心交换节点内的每个数据传输通道,采用独立的数据总线进行数据传输,每一个数据总线为单向总线。每个通道,分别设有独立的FIFO(First InputFirst Output)先进先出通道缓存,用于进行必要的数据缓存,并通过FIFO的读空或写满进行流量控制。
本发明实施例的架构,在每个单向中心交换节点内,所有的数据通道都通过交换模块,进行不同通道间的数据交换,不允许不同通道直接进行互联,从而完成架构内数据交换,这样可以避免模块输出的数据帧格式不标准,或不满足交换协议,不利于快速包交换,必须使用交换机进行互联的问题。本实施例中的交换模块为多端口的交换机。当需要传输数据的边缘设备过多时,可以对多个中心交换模块进行多级级联,多个中心交换模块之间级联。
基于以上方法,该架构将图像处理系统中不同外设及内部模块(如:低速串口收发模块、图像收发模块、网络收发模块),全部采用精简化的统一架构进行数据互联,确保了系统各单元的高效数据传输,及标准化问题。本发明中的架构设计可以应用在高动态目标打击装备综合处理系统中,实现综合处理系统中多设备间的数据交换与传输。
该架构主要以硬件逻辑形式实现于综合处理系统的FPGA芯片或ASIC芯片中。上层逻辑层与下层数据链路层之间使用标准数据链路帧传输数据;由上层逻辑层对接外部设备接口,接收逻辑将各外部设备特殊数据格式转换为内部标准数据链路帧格式后进行传输;发送逻辑将内部标准数据链路帧格式转换为外部设备特殊数据格式。
本领域的技术人员容易理解,以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本发明的保护范围之内。
Claims (10)
1.一种处理系统精简数据交换架构,其特征在于,包括:
边缘设备接口模块,包括上层逻辑层和下层数据链路层;所述上层逻辑层,用于接收主边缘设备输入的数据并将其转换为标准数据链路帧,传输给下层链路层,或者接收来自下层链路层的标准数据链路帧,将其转换为从边缘设备的数据格式后传输给从边缘设备;所述下层数据链路层,用于将标准数据链路帧转换为内部总线接口标准数据,传输给中心交换模块,或者接收来自中心交换模块的内部总线接口标准数据,转换为标准数据链路帧,并传输给上层逻辑层;
中心交换模块,通过单向总线与所述边缘设备接口模块相连,用于对内部总线接口标准数据进行单向数据接收或发送。
2.根据权利要求1所述的处理系统精简数据交换架构,其特征在于,所述中心交换模块,包括两个单向中心交换节点,所述两个单向中心交换节点分别负责单一方向数据的传输,且数据传输方向相反。
3.根据权利要求2所述的处理系统精简数据交换架构,其特征在于,所述单向中心交换节点,包含多个数据传输通道,各数据传输通道分别采用独立的单向数据总线进行数据传输。
4.根据权利要求3所述的处理系统精简数据交换架构,其特征在于,每个单向中心交换节点内的所有数据传输通道通过多端口交换机进行数据交换。
5.根据权利要求4所述的处理系统精简数据交换架构,其特征在于,所述数据传输通道,设有独立的FIFO通道缓存。
6.根据权利要求5所述的处理系统精简数据交换架构,其特征在于,所述中心交换模块为多个,所述多个中心交换模块之间级联。
7.根据权利要求1所述的处理系统精简数据交换架构,其特征在于,所述标准数据链路帧的帧格式,包括:帧头关键字,包类型,包优先级,包数据长度,设备源地址,设备目的地址,目的端数据内存地址,帧体载荷数据。
8.根据权利要求1所述的处理系统精简数据交换架构,其特征在于,所述数据内部总线接口标准数据涉及的信号包括:信号Tdata,表示数据;信号Tvalid,表示数据是否有效;信号Tready,表示输入数据是否有效;信号Tlast,表示本数据字是否为最后一个;信号Tuser,为保留字段。
9.根据权利要求8所述的处理系统精简数据交换架构,其特征在于,所述信号Tdata占64bit,信号Tvalid占1bit,信号Tready占1bit,信号Tlast占1bit,信号Tuser占64bit。
10.一种图像处理系统,其特征在于,其内部模块通过权利要求1-9任一项所述的处理系统精简数据交换架构进行数据互联。
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CN104283750A (zh) * | 2014-10-22 | 2015-01-14 | 北方信息控制集团有限公司 | 基于以太网总线的统一链路层多协议交换方法 |
CN106909524A (zh) * | 2017-03-17 | 2017-06-30 | 数据通信科学技术研究所 | 一种片上系统及其通信交互方法 |
CN111064545A (zh) * | 2019-12-02 | 2020-04-24 | 西安电子科技大学 | 基于fpga实现具有spw接口的专网地检装置及方法 |
CN111984574A (zh) * | 2020-08-17 | 2020-11-24 | 北京中新创科技有限公司 | 一种基于通用串行收发接口背板总线交换系统 |
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104283750A (zh) * | 2014-10-22 | 2015-01-14 | 北方信息控制集团有限公司 | 基于以太网总线的统一链路层多协议交换方法 |
CN106909524A (zh) * | 2017-03-17 | 2017-06-30 | 数据通信科学技术研究所 | 一种片上系统及其通信交互方法 |
CN111064545A (zh) * | 2019-12-02 | 2020-04-24 | 西安电子科技大学 | 基于fpga实现具有spw接口的专网地检装置及方法 |
CN111984574A (zh) * | 2020-08-17 | 2020-11-24 | 北京中新创科技有限公司 | 一种基于通用串行收发接口背板总线交换系统 |
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