CN114019843B - 一种基于fpga实现hart通信的用户空间i/o框架 - Google Patents
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Abstract
本发明涉及一种基于FPGA实现HART通信的用户空间I/O框架，包括：ADC采样模块，用于采集与用户空间I/O框架连接的外部设备的设备数据；FPGA模块，用于针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块；和/或，还用于，接收MCU模块发送的控制数据，并将所述控制数据发送与用户空间I/O框架连接的外部设备；MCU模块，用于接收满足有效标准的第一解调数据和/或通过FPGA模块向与用户空间I/O框架连接的外部设备发送控制数据。
Description
技术领域
本发明涉及电气控制技术领域，尤其涉及一种基于FPGA实现HART通信的用户空间I/O框架。
背景技术
ECS控制系统，是将电气纳入DCS控制后的电气系统。它的系统组成结构与DCS基本相似，主要应用于供电和配电设备间的电气控制。在该系统中，有控制器，IO卡件和各类HART仪表通讯，但因HART通讯速度慢，IO卡件与多路仪表进行HART通讯时，存在通讯速度慢的问题。同时在纯MCU实现处理多路HART时，MCU负荷较大。
发明内容
(一)要解决的技术问题
鉴于现有技术的上述缺点、不足，本发明提供一种基于FPGA实现HART通信的用户空间I/O框架，其解决了HART协议只能由嵌入式实现的局限性，MCU的内存使用频繁负荷较大的技术问题。本发明提供一种基于FPGA实现HART通信的用户空间I/O框架发挥了FPGA并行处理的优势，原先16路只能依次处理调度，现在可以并行调制解调。
(二)技术方案
为了达到上述目的，本发明采用的主要技术方案包括：
第一方面，本发明实施例提供一种基于FPGA实现HART通信的用户空间I/O框架，包括：
ADC采样模块，用于采集与用户空间I/O框架连接的外部设备的设备数据；
FPGA模块，用于针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块；和/或，
还用于，接收MCU模块发送的控制数据，并将所述控制数据发送与用户空间I/O框架连接的外部设备；
MCU模块，用于接收满足有效标准的第一解调数据和/或通过FPGA模块向与用户空间I/O框架连接的外部设备发送控制数据。
优选的，
所述MCU模块与FPGA模块通过SPI通讯连接。
优选的，
所述FPGA模块包括：SPWM解调调制模块、与所述SPWM解调调制模块连接的HART驱动模块、与HART驱动模块连接的发送BUF、与HART驱动模块连接的接收BUF、与HART驱动模块连接的HART链路模块、分别与HART驱动模块和HART链路模块连接的状态REG；
SPWM解调调制模块，与所述ADC采样模块连接。
优选的，所述FPGA模块针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块，具体包括：
所述FPGA模块中的SPWM解调调制模块，针对所述设备数据进行解调，获取第一解调数据；
HART驱动模块，针对所述第一解调数据进行封包获取第一数据包，并识别所述第一数据包中的包头数据判断所否满足有效标准；若判断结果为满足，则将所述第一解调数据存入接收BUF中，同时在状态REG中存入接收完成的标志；
所述第一数据包包括：包头数据、包体数据、包尾数据；
HART链路模块，按照预先设定的状态策略设定自身状态。
优选的，
所述驱动模块包括暂存BUF，所述暂存BUF与所述接收BUF连接；
相应的，所述判断结果为满足，则将所述第一解调数据存入接收BUF中，同时在状态REG中存入接收完成的标志，具体包括：
所述判断结果为满足有效标准，则将所述包头数据和包体数据存入暂存BUF中，并判断所述包尾数据是否满足预先设定的校验标准；
若满足，则将所述包尾数据也存入所述暂存BUF中，进一步将暂存BUF中的第一数据包存入接收BUF中，同时在状态REG中存入接收完成的标志；
若不满足，则将暂存BUF中的所有数据丢弃。
优选的，MCU模块接收满足有效标准的第一解调数据，具体包括：
MCU模块通过所述SPI获取所述状态REG中的接收完成的标志，并基于所述接收完成的标志获取所述接收BUF中的第一解调数据。
优选的，MCU模块通过FPGA模块发送发送信息，具体包括：
MCU模块通过SPI将控制数据发送至所述FPGA中的发送BUF中，同时，将与所述控制数据对应的发送标志发送至状态REG中；
所述FPGA中的HART链路模块在按照预先设定的状态策略设定自身状态为使能状态时，判断所述状态REG中是否具有发送标志；若有，这所述HART链路模块驱动所述HART驱动模块将所述发送BUF中的控制数据发送至与用户空间I/O框架连接的外部设备；
所述HART链路模块在按照预先设定的状态策略设定自身状态为使能状态，具体为：所述HART驱动模块接收第一解调数据后的310ms后的状态。
优选的，
所述ADC采集模块包括：模拟开关、具有多个通道的ADC采集单元、与所述多个通道一一对应的多个RAM；
所述模拟开关，用于控制所述ADC采集单元的多个通道中的任一通道开启或关闭；
所述ADC采集单元，用于获取所开启的通道的与用户空间I/O框架连接的外部设备设备数据，并将所述设备数据存储至与所述通道相对应的RAM中。
优选的，
所述SPWM解调调制模块，用于通过轮询每一RAM，获取RAM中的设备数据。
优选的，
所述通道的数量为16。
(三)有益效果
本发明的有益效果是：本发明的一种基于FPGA实现HART通信的用户空间I/O框架，由于采用FPGA模块，相对于现有技术而言，其可以发挥FPGA并行处理的优势，可以并行调制解调多路通道的数据，大大提升了Hart通信的效率。
附图说明
图1为本发明的一种基于FPGA实现HART通信的用户空间I/O框架示意图；
图2为本发明实施例中的一种基于FPGA实现HART通信的用户空间I/O框架；
图3为本发明实施例中链路模块的状态调整示意图。
具体实施方式
为了更好的解释本发明，以便于理解，下面结合附图，通过具体实施方式，对本发明作详细描述。
为了更好的理解上述技术方案，下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更清楚、透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
参见图1，本实施例提供一种基于FPGA实现HART通信的用户空间I/O框架，包括：
ADC采样模块，用于采集与用户空间I/O框架连接的外部设备的设备数据。
FPGA模块，用于针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块；和/或，还用于，接收MCU模块发送的控制数据，并将所述控制数据发送与用户空间I/O框架连接的外部设备。
MCU模块，用于接收满足有效标准的第一解调数据和/或通过FPGA模块向与用户空间I/O框架连接的外部设备发送控制数据。
在本实施例的实际应用中，所述MCU模块与FPGA模块通过SPI通讯连接。
参见图1，在本实施例的实际应用中，所述FPGA模块包括：SPWM解调调制模块、与所述SPWM解调调制模块连接的HART驱动模块、与HART驱动模块连接的发送BUF、与HART驱动模块连接的接收BUF、与HART驱动模块连接的HART链路模块、分别与HART驱动模块和HART链路模块连接的状态REG。
在本实施例中的HART驱动模块也就是驱动层，本实施例中的HART链路模块也就是链路层。
SPWM解调调制模块，与所述ADC采样模块连接。
参见图2，在本实施例的具体应用中，SPWM解调调制模块包括SPWM解调单元和SPWM调制单元。在本实施例中，SPWM解调单元分别与ADC采样模块和驱动模块连接，用于针对所述设备数据进行解调，获取第一解调数据。
SPWM调制单元，分别与驱动模块和与用户空间I/O框架连接的外部设备连接，用于借助于驱动模块接收MCU模块发送的控制数据，并将所述控制数据发送与用户空间I/O框架连接的外部设备。
在本实施例的实际应用中，所述FPGA模块针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块，具体包括：
所述FPGA模块中的SPWM解调调制模块，针对所述设备数据进行解调，获取第一解调数据。
HART驱动模块，针对所述第一解调数据进行封包获取第一数据包，并识别所述第一数据包中的包头数据判断所否满足有效标准；若判断结果为满足，则将所述第一解调数据存入接收BUF中，同时在状态REG中存入接收完成的标志。
在具体应用中，根据HART协议，包头帧格式如下：
因此在具体运用中，驱动模块的接收状态机要对HART数据包进行帧解析，具体解析内容和判定条件如下表所示：
表中的判定条件是驱动层中的接收状态机解析包头的判定条件，逐个字节判断，若满足判定条件，则为满足有效标准。
进入每种接收状态后若满足判定条件，则进入下一个接收状态，数据DATA状态结束后重新进入前导符PREAMBLE状态。
每种接收状态持续时间超过30ms或解析不正确则返回接收到错误的数据，接收状态回退到前导符。
HART数据从定界符DELIMIT开始到数据DATA结束。
所述第一数据包包括：包头数据、包体数据、包尾数据。
HART链路模块，按照预先设定的状态策略设定自身状态。
本实施例具体应用中，参见图3，上电后，主状态机进入WATCHING状态，此时根据DCD信号(前导码正确信号)判断，如果有HART信号，开启链路模块中的定时器。超时或接收到有效数据，跳转到ENABLE状态。
此时判断链路上仍有数据在发送，或者在该状态超时，则返回WATCHING状态；若检测到有数据要发送，则进入SENDMSG状态。
发送完成或发送超时，则进入USING状态，等待接收。
接收完成或接收超时，则跳转回WATCHING状态。
在本实施例的实际应用中，所述驱动模块包括暂存BUF，所述暂存BUF与所述接收BUF连接。
相应的，所述判断结果为满足，则将所述第一解调数据存入接收BUF中，同时在状态REG中存入接收完成的标志，具体包括：
所述判断结果为满足有效标准，则将所述包头数据和包体数据存入暂存BUF中，并判断所述包尾数据是否满足预先设定的校验标准。
若满足，则将所述包尾数据也存入所述暂存BUF中，进一步将暂存BUF中的第一数据包存入接收BUF中，同时在状态REG中存入接收完成的标志。
若不满足，则将暂存BUF中的所有数据丢弃。
在本实施例的实际应用中，MCU模块接收满足有效标准的第一解调数据，具体包括：
MCU模块通过所述SPI获取所述状态REG中的接收完成的标志，并基于所述接收完成的标志获取所述接收BUF中的第一解调数据。
在本实施例的实际应用中，MCU模块通过FPGA模块发送发送信息，具体包括：
MCU模块通过SPI将控制数据发送至所述FPGA中的发送BUF中，同时，将与所述控制数据对应的发送标志发送至状态REG中。
所述FPGA中的HART链路模块在按照预先设定的状态策略设定自身状态为使能状态时，判断所述状态REG中是否具有发送标志；若有，这所述HART链路模块驱动所述HART驱动模块将所述发送BUF中的控制数据发送至与用户空间I/O框架连接的外部设备。
所述HART链路模块在按照预先设定的状态策略设定自身状态为使能状态，具体为：所述HART驱动模块接收第一解调数据后的310ms后的状态。
在本实施例的实际应用中，所述ADC采集模块包括：模拟开关、具有多个通道的ADC采集单元、与所述多个通道一一对应的多个RAM；
所述模拟开关，用于控制所述ADC采集单元的多个通道中的任一通道开启或关闭。
所述ADC采集单元，用于获取所开启的通道的与用户空间I/O框架连接的外部设备设备数据，并将所述设备数据存储至与所述通道相对应的RAM中。
在本实施例的实际应用中，所述SPWM解调调制模块，用于通过轮询每一RAM，获取RAM中的设备数据。
在本实施例的实际应用中，所述通道的数量为16。
本实施例中的一种基于FPGA实现HART通信的用户空间I/O框架，由于采用FPGA模块，相对于现有技术而言，其可以发挥FPGA并行处理的优势，可以并行调制解调多路通道的数据，大大提升了Hart通信的效率。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例，或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。
应当注意的是，在权利要求中，不应将位于括号之间的任何附图标记理解成对权利要求的限制。词语“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的词语“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的权利要求中，这些装置中的若干个可以是通过同一个硬件来具体体现。词语第一、第二、第三等的使用，仅是为了表述方便，而不表示任何顺序。可将这些词语理解为部件名称的一部分。
此外，需要说明的是，在本说明书的描述中，术语“一个实施例”、“一些实施例”、“实施例”、“示例”、“具体示例”或“一些示例”等的描述，是指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管已描述了本发明的优选实施例，但本领域的技术人员在得知了基本创造性概念后，则可对这些实施例作出另外的变更和修改。所以，权利要求应该解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种修改和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也应该包含这些修改和变型在内。
Claims (8)
1.一种基于FPGA实现HART通信的用户空间I/O框架，其特征在于，包括：
ADC采样模块，用于采集与用户空间I/O框架连接的外部设备的设备数据；
FPGA模块，用于针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块；和/或，
还用于，接收MCU模块发送的控制数据，并将所述控制数据发送与用户空间I/O框架连接的外部设备；
所述FPGA模块针对所述设备数据进行解调，获取第一解调数据，并将满足有效标准的第一解调数据传送至MCU模块，具体包括：
所述FPGA模块中的SPWM解调调制模块，针对所述设备数据进行解调，获取第一解调数据；HART驱动模块，针对所述第一解调数据进行封包获取第一数据包，并识别所述第一数据包中的包头数据判断所否满足有效标准；若判断结果为满足，则将所述第一解调数据存入接收BUF中，同时在状态REG中存入接收完成的标志；所述第一数据包包括：包头数据、包体数据、包尾数据；HART链路模块，按照预先设定的状态策略设定自身状态；
所述HART驱动模块包括暂存BUF，所述暂存BUF与所述接收BUF连接；相应的，所述判断结果为满足，则将所述第一解调数据存入接收BUF中，同时在状态REG中存入接收完成的标志，具体包括：所述判断结果为满足有效标准，则将所述包头数据和包体数据存入暂存BUF中，并判断所述包尾数据是否满足预先设定的校验标准；若满足，则将所述包尾数据也存入所述暂存BUF中，进一步将暂存BUF中的第一数据包存入接收BUF中，同时在状态REG中存入接收完成的标志；若不满足，则将暂存BUF中的所有数据丢弃；
MCU模块，用于接收满足有效标准的第一解调数据和/或通过FPGA模块向与用户空间I/O框架连接的外部设备发送控制数据。
2.根据权利要求1所述的用户空间I/O框架，其特征在于，
所述MCU模块与FPGA模块通过SPI通讯连接。
3.根据权利要求2所述的用户空间I/O框架，其特征在于，
所述FPGA模块包括：SPWM解调调制模块、与所述SPWM解调调制模块连接的HART驱动模块、与HART驱动模块连接的发送BUF、与HART驱动模块连接的接收BUF、与HART驱动模块连接的HART链路模块、分别与HART驱动模块和HART链路模块连接的状态REG；
SPWM解调调制模块，与所述ADC采样模块连接。
4.根据权利要求3所述的用户空间I/O框架，其特征在于，MCU模块接收满足有效标准的第一解调数据，具体包括：
MCU模块通过所述SPI获取所述状态REG中的接收完成的标志，并基于所述接收完成的标志获取所述接收BUF中的第一解调数据。
5.根据权利要求4所述的用户空间I/O框架，其特征在于，MCU模块通过FPGA模块发送发送信息，具体包括：
MCU模块通过SPI将控制数据发送至所述FPGA中的发送BUF中，同时，将与所述控制数据对应的发送标志发送至状态REG中；
所述FPGA中的HART链路模块在按照预先设定的状态策略设定自身状态为使能状态时，判断所述状态REG中是否具有发送标志；若有，这所述HART链路模块驱动所述HART驱动模块将所述发送BUF中的控制数据发送至与用户空间I/O框架连接的外部设备；
所述HART链路模块在按照预先设定的状态策略设定自身状态为使能状态，具体为：所述HART驱动模块接收第一解调数据后的310ms后的状态。
6.根据权利要求5所述的用户空间I/O框架，其特征在于，
所述ADC采样模块包括：模拟开关、具有多个通道的ADC采样单元、与所述多个通道一一对应的多个RAM；
所述模拟开关，用于控制所述ADC采样单元的多个通道中的任一通道开启或关闭；
所述ADC采样单元，用于获取所开启的通道的与用户空间I/O框架连接的外部设备的设备数据，并将所述设备数据存储至与所述通道相对应的RAM中。
7.根据权利要求6所述的用户空间I/O框架，其特征在于，
所述SPWM解调调制模块，用于通过轮询每一RAM，获取RAM中的设备数据。
8.根据权利要求7所述的用户空间I/O框架，其特征在于，
所述通道的数量为16。
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