CN113986794A - 基于fpga异步串口交换方法及系统 - Google Patents

基于fpga异步串口交换方法及系统 Download PDF

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Abstract

本发明提供了一种基于FPGA异步串口交换方法及系统，涉及控制技术领域，该方法包括：步骤S1：接收串口报文数据的缓存控制；步骤S2：缓存串口报文数据后，根据系统状态机对所述串口报文数据进行合并拆分的三级缓存；步骤S3：按配置地址将串口报文数据发送到对应子系统的通信接口。本发明能够根据系统间数据交换需要的功能，实时、准确的实现各系统间的数据交换，解决了复杂系统的异步串口通讯问题。

Description

基于FPGA异步串口交换方法及系统
技术领域
本发明涉及控制技术领域，具体地，涉及一种在大中型系统中，为异步串口设备的数据交换提供稳定可靠的数据交换方法，尤其涉及一种基于FPGA异步串口交换方法及系统。
背景技术
在很多大型综合型系统中，都有很多异步串口设备。由于这些子系统的异步串口数据交换功能在整个设备中处于相对中心的位置，一旦出现错误，则会让所有的功能都停止运行。因此，其可靠性要求非常高。
例如在远程光电系统中，根据光电设备功能要求，可搭载可见光图像系统，非制冷红外热成像系统、制冷红外热成像系统、激光照明系统、激光测距系统等设备中的一种或几种。由于各个子系统的控制差别很大，通信方式各异，使得整个控制系统相当复杂，其开发成本、调试成本都会相当昂贵，维护等也十分困难，且系统需求一旦变化，整个系统需要重新调整，其中的困难是不可想象的。
公开号为CN108632168A的发明专利，公开了一种基于FPGA的异步串口通信数据交换方法，将主机端配置的串口通路信息保存为传输控制列表，将校验无误的数据写入接收/发送缓存区的接收缓存中，轮询接收/发送缓存区的接收缓存，发现被写入的数据，在传输控制列表中查找可发送的串口通路，将数据写入接收/发送缓存区中对应的发送缓存内，发送对应的发送缓存内的数据。
常规的异步串口通信方式是一对一或一对多，不能同时实现多对多的适时地进行通讯方式，往往存在不能适用在多对多复杂的系统中的缺陷。
发明内容
针对现有技术中的缺陷，本发明提供一种基于FPGA异步串口交换方法及系统。
根据本发明提供的一种基于FPGA异步串口交换方法及系统，所述方案如下：
第一方面，提供了一种基于FPGA异步串口交换方法，所述方法包括：
步骤S1：接收串口报文数据的缓存控制；
步骤S2：缓存串口报文数据后，根据系统状态机对所述串口报文数据进行合并拆分的三级缓存；
步骤S3：按配置地址将串口报文数据发送到对应子系统的通信接口。
优选的，所述步骤S2中的三级缓存包括：
第一级处理单元：通过控制板上串口芯片收发外部数据；收到的串口报文数据以字节为单位；将串口报文数据从8-bit宽度合并为56-bit宽度,并送往FIFO-8-56缓存，其深度为1024。
优选的，所述步骤S2中的三级缓存还包括：
第二级处理单元：当第一级处理单元FIFO-8-56缓存内部有串口报文数据时，缓存输出数据非空信号给第二级处理单元。
优选的，所述第二级处理单元包括：
第二级处理单元第一状态机根据第一级缓存输出的信号循环接收各路FIFO-8-56缓存数据，存到FIFO-56-56缓存，其宽度为56-bit，深度为16x1024；
第二级处理单元第二状态机根据缓存FIFO-56-56数据的配置地址，发送串口报文数据到相应的第三级缓存FIFO-56-8中。
优选的，所述步骤S2中的三级缓存还包括：
第三级处理单元：当第三级处理单元收到有串口报文数据时，将56-bit数据宽度串口报文数据以转换成8位宽度的数据，送往数据发送单元进行发送；数据发送单元根据发送时所设置的参数进行发送，将数据送入相应的子系统。
第二方面，提供了一种基于FPGA异步串口交换系统，所述系统包括：
模块M1：接收串口报文数据的缓存控制；
模块M2：缓存串口报文数据后，根据系统状态机对所述串口报文数据进行合并拆分的三级缓存；
模块M3：按配置地址将串口报文数据发送到对应子系统的通信接口。
优选的，所述模块M2中的三级缓存包括：
第一级处理单元：通过控制板上串口芯片收发外部数据；收到的串口报文数据以字节为单位；将串口报文数据从8-bit宽度合并为56-bit宽度,并送往FIFO-8-56缓存，其深度为1024。
优选的，所述模块M2中的三级缓存还包括：
第二级处理单元：当第一级处理单元FIFO-8-56缓存内部有串口报文数据时，缓存输出数据非空信号给第二级处理单元。
优选的，所述第二级处理单元包括：
第二级处理单元第一状态机根据第一级缓存输出的信号循环接收各路FIFO-8-56缓存数据，存到FIFO-56-56缓存，其宽度为56-bit，深度为16x 1024；
第二级处理单元第二状态机根据缓存FIFO-56-56数据的配置地址，发送串口报文数据到相应的第三级缓存FIFO-56-8中。
优选的，所述模块M2中的三级缓存还包括：
第三级处理单元：当第三级处理单元收到有串口报文数据时，将56-bit数据宽度串口报文数据以转换成8位宽度的数据，送往数据发送单元进行发送；数据发送单元根据发送时所设置的参数进行发送，将数据送入相应的子系统。
与现有技术相比，本发明具有如下的有益效果：
1、本发明保证了整个系统数据通讯的稳定性和可靠性；
2、通过FPGA实现不同通道之间波特率差异的处理，传送能力可达115200bps可进一步提高到921600bps，每一个端口的波特率均为单独可设；
3、通过FPGA实现对不同报文格式的支持；
3、通过FPGA实现对多通道之间同时到达报文的缓冲与处理；
5、通过FPGA实现RS232串口、RS485串口、RS422串口不同通讯口的兼容；
6、通讯数据不再受限于有关通讯协议，可以根据需要适合不同的数据通讯协议；
7、一帧的通讯数据长度理论上不受限制，可根据需要配置数据的长度。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明整体框架示意图；
图2为本发明基于算法实施的一种原理框图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
本发明实施例提供了一种基于FPGA异步串口交换方法，串口数据交换在FPGA实现数据交换功能时，采用数据缓存和状态机相结合的技术，参照图1所示，该方法具体包括如下步骤：
步骤S1：首先控制系统对接收到的串口报文数据进行缓存。
步骤S2：缓存串口报文数据后，根据系统状态机对所述串口报文数据进行合并拆分等三级缓存；
该步骤中的三级缓存包括：
第一级处理单元：外部数据通过控制板上串口芯片进行收发。收到的串口报文数据以字节为单位，每一串报文长度为7字节,共56bits；为了确保报文数据的不丢失，将串口报文数据从8-bit宽度合并为56-bit宽度,并送往FIFO-8-56缓存，其深度为1024。
第二级处理单元：当第一级处理单元FIFO-8-56缓存内部有串口报文数据时，缓存输出数据非空信号给第二级处理单元。第二级处理单元第一状态机根据第一级缓存输出的信号循环接收各路FIFO-8-56缓存数据，存到FIFO-56-56缓存，其宽度为56-bit，深度为16x1024。第二级处理单元第二状态机根据缓存FIFO-56-56数据的配置地址，发送串口报文数据到相应的第三级缓存FIFO-56-8中。
第三级处理单元：当第三级处理单元收到有串口报文数据时，将56-bit数据宽度串口报文数据以转换成8位宽度的数据，送往数据发送单元进行发送；数据发送单元根据发送时所设置的参数(如波特率)进行发送，将数据送入相应的子系统。
步骤S3：按配置地址将串口报文数据发送到对应子系统的通信接口。
为了验证设计的正确性，进行了硬件仿真试验。调试中的经验教训：刚开始时，用Full和Empty信号来进行控制,但发现Full和Empty信号比希望的晚了一个时钟，造成时序控制不正常。然后，修改FIFO级联时的控制，使用almost_full和almost_empty代替Full和Empty，这两个信号会提前一个时钟给出，这样就解决了多读或者少读数据的问题。
接下来，对本发明进行更为具体的说明。
参照图2所示，RS232接口采用ADM3202ARN芯片进行转换。该芯片的特点3.3V供电，只需0.1μF外接充电电容。
TTL接口采用TI公司的SN74LVC8T245DBR芯片进行电平转换(从3.3V转换为5V)，并对信号进行缓冲驱动。SN74LVC8T245DBR输出串入33欧电阻，再接到DB插座上。
RS422输入采用AM26LV32EIDR。该芯片的特点是4个通道，3.3V供电，具备ESD保护功能。该芯片已经具备了输入悬空保护功能，悬空时输出为高。DB插座先加100欧匹配电阻，然后串33欧电阻，和该芯片的输入端相连。
RS422输出采用AM26LV31EIDR。该芯片的特点是4个通道，3.3V供电，具备ESD保护功能。AM26LV31EIDR输出接33欧电阻，和DB插座相连。
整体实施原理：由控制系统接收到的各个串口报文数据并缓存；缓存串口报文数据后，根据系统状态机对所述串口报文数据进行合并拆分的三级缓存；按配置地址将串口报文数据发送到对应子系统的通信接口。
在常规技术中，常规的多级缓存技术是不能处理不同速率、不同格式的数据。将常规的多级缓存直接应用到本方案中往往会存在无法适用的问题；将异步串口通信和多级缓存相结合，会存在通讯串口多、接口复杂、状态众多、时序复杂，难调等困难，针对该困难本发明中做的技术改进主要是：将不同速率、不同格式的数据，接收到一个数据缓存系统中，防止数据溢出现象，进行统一分发处理，使各个系统协调一致的工作。本算法设计了可扩张的数据接收单元，功能强大的数据缓接收存合并状态机，功能强大的数据缓存分发状态机和可扩张的数据发送单元。
本发明实施例提供了一种基于FPGA异步串口交换方法及系统，通过FPGA实现不同通道之间波特率不同的处理，传送能力可达115200bps可进一步提高到921600bps，每一个端口的波特率是单独可设的。可通过FPGA实现对不同报文格式的支持，停止位有限制的可选(1位或2位)，校验可选(奇、偶、无)。多通道之间报文同时到达如何缓冲与处理。该系统可通过FPGA实现RS232串口、RS485串口、RS422串口通讯的兼容。
以前实时通讯控制技术是基于派尔高协议D的异步串口数据交换数据，而本发明的异步串口数据交换算法通讯数据不再受限于有关通讯协议，可以根据需要适合不同的数据通讯协议，如派尔高协议D、派尔高协议P、modbus通讯协议等。每个端口接收数据后，会根据配置的文件，给数据加上原地址和目的地信息，后根据主缓存的接收状态机，把数据放在主缓存中，可通过配置文件设置数据交换目的地和来源地，可广发也可单发；在主缓存数据根据配置地址发往目的地；一帧的通讯数据长度理论上不受限制。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (10)

1.一种基于FPGA异步串口交换方法，其特征在于，包括：
步骤S1：接收串口报文数据的缓存控制；
步骤S2：缓存串口报文数据后，根据系统状态机对所述串口报文数据进行合并拆分的三级缓存；
步骤S3：按配置地址将串口报文数据发送到对应子系统的通信接口。
2.根据权利要求1所述的基于FPGA异步串口交换方法，其特征在于，所述步骤S2中的三级缓存包括：
第一级处理单元：通过控制板上串口芯片收发外部数据；收到的串口报文数据以字节为单位；将串口报文数据从8-bit宽度合并为56-bit宽度,并送往FIFO-8-56缓存，其深度为1024。
3.根据权利要求2所述的基于FPGA异步串口交换方法，其特征在于，所述步骤S2中的三级缓存还包括：
第二级处理单元：当第一级处理单元FIFO-8-56缓存内部有串口报文数据时，缓存输出数据非空信号给第二级处理单元。
4.根据权利要求3所述的基于FPGA异步串口交换方法，其特征在于，所述第二级处理单元包括：
第二级处理单元第一状态机根据第一级缓存输出的信号循环接收各路FIFO-8-56缓存数据，存到FIFO-56-56缓存，其宽度为56-bit，深度为16x 1024；
第二级处理单元第二状态机根据缓存FIFO-56-56数据的配置地址，发送串口报文数据到相应的第三级缓存FIFO-56-8中。
5.根据权利要求4所述的基于FPGA异步串口交换方法，其特征在于，所述步骤S2中的三级缓存还包括：
第三级处理单元：当第三级处理单元收到有串口报文数据时，将56-bit数据宽度串口报文数据以转换成8位宽度的数据，送往数据发送单元进行发送；数据发送单元根据发送时所设置的参数进行发送，将数据送入相应的子系统。
6.一种基于FPGA异步串口交换系统，其特征在于，包括：
模块M1：接收串口报文数据的缓存控制；
模块M2：缓存串口报文数据后，根据系统状态机对所述串口报文数据进行合并拆分的三级缓存；
模块M3：按配置地址将串口报文数据发送到对应子系统的通信接口。
7.根据权利要求6所述的基于FPGA异步串口交换系统，其特征在于，所述模块M2中的三级缓存包括：
第一级处理单元：通过控制板上串口芯片收发外部数据；收到的串口报文数据以字节为单位；将串口报文数据从8-bit宽度合并为56-bit宽度,并送往FIFO-8-56缓存，其深度为1024。
8.根据权利要求7所述的基于FPGA异步串口交换系统，其特征在于，所述模块M2中的三级缓存还包括：
第二级处理单元：当第一级处理单元FIFO-8-56缓存内部有串口报文数据时，缓存输出数据非空信号给第二级处理单元。
9.根据权利要求8所述的基于FPGA异步串口交换系统，其特征在于，所述第二级处理单元包括：
第二级处理单元第一状态机根据第一级缓存输出的信号循环接收各路FIFO-8-56缓存数据，存到FIFO-56-56缓存，其宽度为56-bit，深度为16x 1024；
第二级处理单元第二状态机根据缓存FIFO-56-56数据的配置地址，发送串口报文数据到相应的第三级缓存FIFO-56-8中。
10.根据权利要求9所述的基于FPGA异步串口交换系统，其特征在于，所述模块M2中的三级缓存还包括：
第三级处理单元：当第三级处理单元收到有串口报文数据时，将56-bit数据宽度串口报文数据以转换成8位宽度的数据，送往数据发送单元进行发送；数据发送单元根据发送时所设置的参数进行发送，将数据送入相应的子系统。
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