CN113972815A - 双通道栅极驱动电路和双通道栅极驱动芯片 - Google Patents

Abstract

本发明适用于开关驱动技术领域，尤其涉及一种双通道栅极驱动电路和双通道栅极驱动芯片，其中，双通道栅极驱动电路包括第一检测控制电路、第二检测控制电路、并联检测电路、预驱动电路、第一上拉桥臂、第一下拉桥臂、第二上拉桥臂和第二下拉桥臂，并联检测电路检测第一检测控制电路和第二检测控制电路输出的PWM信号是否存在信号重叠，当检测到信号重叠时，即表明当前双通道栅极驱动电路双通道并联应用，并联检测电路分别控制第一检测控制电路和第二检测控制电路增加预设大小的死区时间，从而避免了双通道栅极驱动电路的双通道上下直通，提高驱动可靠性。

Description

双通道栅极驱动电路和双通道栅极驱动芯片

技术领域

本发明属于开关驱动技术领域，尤其涉及一种双通道栅极驱动电路和双通道栅极驱动芯片。

背景技术

在半桥/全桥变换器和功率因素校正电路系统中，双通道栅极驱动电路或者芯片由于通道之间更匹配的传输延时可以满足系统的控制时序要求得到了广泛地运用。当驱动的MOSFET栅极电容比较大时，需要更大的驱动电流来实现栅极快速驱动，实际应用中会把两个通道甚至更多并联在一起来实现。

双通道栅极驱动电路或者芯片并联应用时，输入和输出短接在一起实现同时控制。由于两个通道之间开通和关断阈值存在差异，PCB和封装寄生电感的存在也会导致同一个输入信号传输到两个通道时存在延时，导致两个通道不是同时打开的，先打开的通道对输出进行上拉，后打开的通道保持关断对输出进行下拉，由于输出短接在一起会导致两个通道之间出现直通，瞬间同时流过大电流会导致驱动芯片或者驱动电路打坏。

发明内容

本发明的目的在于提供一种双通道栅极驱动电路，旨在解决传统的双通道栅极驱动电路存在的双通道上下直通的问题。

本发明实施例的第一方面提了一种双通道栅极驱动电路，双通道栅极驱动电路包括第一检测控制电路、第二检测控制电路、并联检测电路、预驱动电路、第一上拉桥臂、第一下拉桥臂、第二上拉桥臂和第二下拉桥臂；

所述第一检测控制电路和所述第二检测控制电路均分别与所述并联检测电路和所述预驱动电路电性连接，所述预驱动电路还分别与所述第一上拉桥臂、所述第二上拉桥臂、所述第一下拉桥臂和所述第二下拉桥臂电性连接，所述第一上拉桥臂和第一下拉桥臂的连接节点为所述双通道栅极驱动电路的第一信号输出端，所述第二上拉桥臂和第二下拉桥臂的连接节点为所述双通道栅极驱动电路的第二信号输出端；

所述第一检测控制电路，用于对接收到的第一电平信号进行电平检测，并输出第一PWM信号至所述并联检测电路和所述预驱动电路；

所述第二检测控制电路，用于对接收到的第二电平信号进行电平检测，并输出第二PWM信号至所述并联检测电路和所述预驱动电路；

所述预驱动电路，用于对所述第一PWM信号进行功率放大，并输出两路相位相反的PWM信号至所述第一上拉桥臂和所述第一下拉桥臂，以及对所述第二PWM信号进行功率放大，并输出两路相位相反的PWM信号至所述第二上拉桥臂和所述第二下拉桥臂；

所述并联检测电路，用于对所述第一PWM信号和所述第二PWM信号进行相位重叠检测，当检测到相位重叠时输出使能信号至所述第一检测控制电路和所述第二检测控制电路，以控制所述第一检测控制电路和所述第二检测控制电路分别增加预设大小的死区时间延时输出所述第一PWM信号和所述第二PWM信号，以及未检测到相位重叠时截止输出使能信号。

在一个实施例中，所述并联检测电路包括第一边沿触发电路、第二边沿触发电路、并联检测计数电路、开关周期计数电路和并联判断锁存电路；

所述第一边沿触发电路的信号输入端与所述开关周期计数电路的第一信号输入端和所述第一检测控制电路的信号输出端连接，所述第二边沿触发电路的信号输入端与所述开关周期计数电路的第二信号输入端和所述第二检测控制电路的信号输出端连接，所述第一边沿触发电路的信号输出端与所述并联检测计数电路的第一信号输入端连接，所述第二边沿触发电路的信号输出端与所述并联检测计数电路的第二信号输入端连接，所述并联检测计数电路的信号输出端与所述并联判断锁存电路的第一信号输入端连接，所述开关周期计数电路的信号输出端与所述并联判断锁存电路的第二信号输入端连接，所述并联判断锁存电路的信号输出端分别与所述第一检测控制电路的受控端和所述第二检测控制电路的受控端连接；

所述第一边沿触发电路，用于检测所述第一PWM信号的每个周期的上升沿并输出第一脉冲信号；

所述第二边沿触发电路，用于检测所述第二PWM信号的每个周期的上升沿并输出第二脉冲信号；

所述并联检测计数电路，用于对每个周期的所述第一脉冲信号和所述第二脉冲信号进行重叠检测，当检测到每个周期内的所述第一脉冲信号和所述第二脉冲信号均出现重叠时输出第一计数信号，当检测到每个周期内的所述第一脉冲信号和所述第二脉冲信号未出现重叠时输出第二计数信号；

所述开关周期计数电路，用于对所述第一PWM信号和所述第二PWM信号进行开关周期计数，并在计数到预设个数周期时输出第三计数信号；

所述并联判断锁存电路，用于：

接收到所述第三计数信号时对所述并联检测计数电路输出的信号进行检测判断；

当接收到所述第一计数信号时输出使能信号至所述第一检测控制电路和所述第二检测控制电路；

当接收到所述第二计数信号时截止输出使能信号至所述第一检测控制电路和所述第二检测控制电路。

在一个实施例中，所述第一检测控制电路包括第一输入检测电路和第一死区时间控制电路；

所述第一输入检测电路的信号输入端为所述第一检测控制电路的信号输入端，所述第一输入检测电路的信号输出端与所述第一死区时间控制电路的信号输入端连接，所述第一死区时间控制电路的信号输出端为所述第一检测控制电路的信号输出端；

所述第一输入检测电路，用于将所述第一电平信号与电平阈值进行比较，并输出第一电平检测信号；

所述第一死区时间控制电路，用于将所述第一电平检测信号进行电平处理并输出第一PWM信号至所述并联检测电路和所述预驱动电路，并根据所述使能信号增加预设大小的死区时间延时输出所述第一PWM信号。

在一个实施例中，所述第一输入检测电路包括第一比较器、第二比较器、第一或非门和第二或非门；

所述第一比较器的正相输入端和所述第二比较器的反相输入端共接构成所述第一输入检测电路的信号输入端，所述第一比较器的反相输入端输入高电平阈值，所述第二比较器的反相输入端输入低电平阈值，所述第一比较器的输出端与所述第一或非门的第一输入端连接，所述第二比较器的输出端与所述第二或非门的第一输入端连接，所述第二或非门的的输出端与所述第一或非门的第二输入端共接构成所述第一输入检测电路的信号输出端，所述第一或非门的输出端与所述第二或非门的第二输入端连接。

在一个实施例中，所述第一死区时间控制电路包括第一反相器、第一电阻、第一电容、第二电容、第一开关和第一缓冲器；

所述第一反相器的输入端为所述第一死区时间控制电路的信号输入端，所述第一反相器的输出端与所述第一电阻的第一端连接，所述第一电阻的第二端、所述第一电容的第一端、所述第二电容的第一端和所述第一缓冲器的输入端互连，所述第二电容的第二端与所述第一开关的第一端连接，所述第一开关的第二端和所述第一电容的第二端均接地，所述第一开关的受控端为所述第一死区时间控制电路的受控端，所述第一缓冲器的输出端为所述第一死区时间控制电路的信号输出端。

在一个实施例中，所述第二检测控制电路包括第二输入检测电路和第二死区时间控制电路；

所述第二输入检测电路的信号输入端为所述第二检测控制电路的信号输入端，所述第二输入检测电路的信号输出端与所述第二死区时间控制电路的信号输入端连接，所述第二死区时间控制电路的信号输出端为所述第二检测控制电路的信号输出端；

所述第二输入检测电路，用于将所述第二电平信号与电平阈值进行比较，并输出第二电平检测信号；

所述第二死区时间控制电路，用于将所述第二电平检测信号进行电平处理并输出第二PWM信号至所述并联检测电路和所述预驱动电路，并根据所述使能信号增加预设大小的死区时间延时输出所述第二PWM信号。

在一个实施例中，所述第二输入检测电路包括第三比较器、第四比较器、第三或非门和第四或非门；

所述第三比较器的正相输入端和所述第四比较器的反相输入端共接构成所述第二输入检测电路的信号输入端，所述第三比较器的反相输入端输入高电平阈值，所述第四比较器的反相输入端输入低电平阈值，所述第三比较器的输出端与所述第三或非门的第一输入端连接，所述第四比较器的输出端与所述第四或非门的第一输入端连接，所述第四或非门的的输出端与所述第三或非门的第二输入端共接构成所述第二输入检测电路的信号输出端，所述第三或非门的输出端与所述第四或非门的第二输入端连接。

在一个实施例中，所述第二死区时间控制电路包括第二反相器、第二电阻、第三电容、第四电容、第二开关和第二缓冲器；

所述第二反相器的输入端为所述第二死区时间控制电路的信号输入端，所述第二反相器的输出端与所述第二电阻的第一端连接，所述第二电阻的第二端、所述第三电容的第一端、所述第四电容的第一端和所述第二缓冲器的输入端互连，所述第四电容的第二端与所述第二开关的第一端连接，所述第二开关的第二端和所述第三电容的第二端均接地，所述第二开关的受控端为所述第二死区时间控制电路的受控端，所述第二缓冲器的输出端为所述第二死区时间控制电路的信号输出端。

本发明实施例的第二方面提了一种双通道栅极驱动芯片，双通道栅极驱动芯片包括如上所述的双通道栅极驱动电路，所述第一检测控制电路、第二检测控制电路、并联检测电路、预驱动电路、第一上拉桥臂、第一下拉桥臂、第二上拉桥臂和第二下拉桥臂集成设置于所述双通道栅极驱动芯片内。

在一个实施例中，所述双通道栅极驱动芯片还包括第一输入引脚、第二输入引脚、第一输出引脚、第二输出引脚、接地引脚和电源引脚；

所述第一输入引脚与所述第一检测控制电路电性连接，所述第二输入引脚与所述第二检测控制电路电性连接，所述第一输出引脚与所述第一上拉桥臂和第一下拉桥臂的连接节点连接，所述第二输出引脚与所述第二上拉桥臂和第二下拉桥臂的连接节点连接，所述电源引脚分别与所述第一上拉桥臂的电源端和所述第二上拉桥臂的电源端连接，所述接地引脚分别与所述第一下拉桥臂的接地端和所述第二下拉桥臂的接地端连接。

本发明通过采用第一检测控制电路、第二检测控制电路、并联检测电路、预驱动电路、第一上拉桥臂、第一下拉桥臂、第二上拉桥臂和第二下拉桥臂组成双通道栅极驱动电路，并联检测电路检测第一检测控制电路和第二检测控制电路输出的PWM信号是否存在信号重叠，当检测到信号重叠时，即表明当前双通道栅极驱动电路双通道并联应用，并联检测电路分别控制第一检测控制电路和第二检测控制电路增加预设大小的死区时间，从而避免了双通道栅极驱动电路的双通道上下直通，提高驱动可靠性。

附图说明

图1为本发明实施例提供的双通道栅极驱动电路的第一种结构示意图；

图2为本发明实施例提供的并联检测电路的结构示意图；

图3为本发明实施例提供的双通道栅极驱动电路的波形示意图；

图4为本发明实施例提供的双通道栅极驱动电路的第二种结构示意图；

图5为本发明实施例提供的第一检测控制电路的结构示意图；

图6为本发明实施例提供的第二检测控制电路的结构示意图；

图7为本发明实施例提供的双通道栅极驱动芯片的结构示意图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

本发明实施例的第一方面提了一种双通道栅极驱动电路。

如图1所示，图1为本发明实施例提供的双通道栅极驱动电路的第一种结构示意图，本实施例中，双通道栅极驱动电路包括第一检测控制电路110、第二检测控制电路120、并联检测电路130、预驱动电路140、第一上拉桥臂PMA、第一下拉桥臂NMA、第二上拉桥臂PMB和第二下拉桥臂NMB；

第一检测控制电路110和第二检测控制电路120均分别与并联检测电路130和预驱动电路140电性连接，预驱动电路140还分别与第一上拉桥臂PMA、第二上拉桥臂PMB、第一下拉桥臂NMA和第二下拉桥臂NMB电性连接，第一上拉桥臂PMA和第一下拉桥臂NMA的连接节点为双通道栅极驱动电路的第一信号输出端，第二上拉桥臂PMB和第二下拉桥臂NMB的连接节点为双通道栅极驱动电路的第二信号输出端；

第一检测控制电路110，用于对接收到的第一电平信号INA进行电平检测，并输出第一PWM信号ONA至并联检测电路130和预驱动电路140；

第二检测控制电路120，用于对接收到的第二电平信号INB进行电平检测，并输出第二PWM信号ONB至并联检测电路130和预驱动电路140；

预驱动电路140，用于对第一PWM信号ONA进行功率放大，并输出两路相位相反的PWM信号至第一上拉桥臂PMA和第一下拉桥臂NMA，以及对第二PWM信号ONB进行功率放大，并输出两路相位相反的PWM信号至第二上拉桥臂PMB和第二下拉桥臂NMB；

并联检测电路130，用于对第一PWM信号ONA和第二PWM信号ONB进行相位重叠检测，当检测到相位重叠时输出使能信号Stack至第一检测控制电路110和第二检测控制电路120，以控制第一检测控制电路110和第二检测控制电路120分别增加预设大小的死区时间延时输出第一PWM信号ONA和第二PWM信号ONB，以及未检测到相位重叠时截止输出使能信号Stack。

本实施例中，并联检测电路130接收A/B两个通道的PWM信号ONA/ONB，并对是否是双通道并联应用进行检测判定，如果双通道栅极驱动电路为并联应用时，其两个输入端连接并输入同一电平信号，且两个输出端连接并输出增幅后的电平信号至后端的MOSFET管，从而提供更大的驱动电流实现栅极快速驱动，当双通道栅极驱动电路为正常应用时，则输入端分别独立输入不同的电平信号，且输出端输出不同的电平信号分别驱动一MOSFET管。

第一检测控制电路110和第二检测控制电路120用于对输入的电平信号进行电平检测和转换，并分别输出第一PWM信号ONA和第二PWM信号ONB，并联检测电路130对第一PWM信号ONA和第二PWM信号ONB进行相位重叠检测，当双通道栅极驱动电路为并联应用时，如图3左侧所示，第一PWM信号ONA和第二PWM信号ONB存在部分或者全部相位重叠，当双通道栅极驱动电路为正常应用时，如图3右侧所示，第一PWM信号ONA和第二PWM信号ONB则不存在相位重叠，因此，根据两个PWM信号即可判断双通道栅极驱动电路是为并联应用还是正常应用。

当检测到相位重叠时，并联检测电路130输出使能信号Stack至第一检测控制电路110和第二检测控制电路120，第一检测控制电路110和第二检测控制电路120均分别增加预设大小的死区时间延时输出第一PWM信号ONA和第二PWM信号ONB，从而防止双通道上下直通，其中死区时间大于输入的两个电平信号之间的延迟时间。

当未检测到相位重叠时，并联检测电路130截止输出使能信号Stack，控制两个通道的检测控制电路保持很小的死区时间实现快速的传输延时。

并联检测电路130对正常应用和并联应用通过输入信号完成检测，检测到并联应用时控制加入额外的死区时间来防止通道之间直通，减小驱动芯片和电路被打坏的风险，提高可靠性且不需要增加外围串联电阻，降低了系统复杂度和成本。

正常应用时如果加入额外的死区时间就会导致传输延时相应增大，会导致驱动速度变慢而不适用于高频栅极驱动应用场景，并联检测电路130检测到是正常独立驱动应用时不增加额外的死区时间，可以实现正常应用时极低的传输延时和快速栅极驱动，提高驱动芯片的适用范围。

本发明通过采用第一检测控制电路110、第二检测控制电路120、并联检测电路130、预驱动电路140、第一上拉桥臂PMA、第一下拉桥臂NMA、第二上拉桥臂PMB和第二下拉桥臂NMB组成双通道栅极驱动电路，并联检测电路130检测第一检测控制电路110和第二检测控制电路120输出的PWM信号是否存在信号重叠，当检测到信号重叠时，即表明当前双通道栅极驱动电路双通道并联应用，并联检测电路130分别控制第一检测控制电路110和第二检测控制电路120增加预设大小的死区时间，从而避免了双通道栅极驱动电路的双通道上下直通，提高驱动可靠性。

如图2所示，在一个实施例中，并联检测电路130包括第一边沿触发电路131、第二边沿触发电路132、并联检测计数电路133、开关周期计数电路134和并联判断锁存电路135；

第一边沿触发电路131的信号输入端与开关周期计数电路134的第一信号输入端和第一检测控制电路110的信号输出端连接，第二边沿触发电路132的信号输入端与开关周期计数电路134的第二信号输入端和第二检测控制电路120的信号输出端连接，第一边沿触发电路131的信号输出端与并联检测计数电路133的第一信号输入端连接，第二边沿触发电路132的信号输出端与并联检测计数电路133的第二信号输入端连接，并联检测计数电路133的信号输出端与并联判断锁存电路135的第一信号输入端连接，开关周期计数电路134的信号输出端与并联判断锁存电路135的第二信号输入端连接，并联判断锁存电路135的信号输出端分别与第一检测控制电路110的受控端和第二检测控制电路120的受控端连接；

第一边沿触发电路131，用于检测第一PWM信号ONA的每个周期的上升沿并输出第一脉冲信号ONA_p；

第二边沿触发电路132，用于检测第二PWM信号ONB的每个周期的上升沿并输出第二脉冲信号ONB_p；

并联检测计数电路133，用于对每个周期的第一脉冲信号ONA_p和第二脉冲信号ONB_p进行重叠检测，当检测到每个周期内的第一脉冲信号ONA_p和第二脉冲信号ONB_p均出现重叠时输出第一计数信号，当检测到每个周期内的第一脉冲信号和第二脉冲信号未出现重叠时输出第二计数信号；

开关周期计数电路134，用于对第一PWM信号ONA和第二PWM信号ONB进行开关周期计数，并在计数到预设个数周期时输出第三计数信号DetectDone；

并联判断锁存电路135，用于：

接收到第三计数信号DetectDone时对并联检测计数电路133输出的信号进行检测判断；

当接收到第一计数信号时输出使能信号Stack至第一检测控制电路110和第二检测控制电路120；

当接收到第二计数信号时截止输出使能信号Stack至第一检测控制电路110和第二检测控制电路120。

本实施例中，两个边沿触发电路分别对输入的PWM信号上升沿进行单次触发产生对应脉冲信号ONA_p/ONB_p，并联检测计数电路133检测脉冲信号ONA_p/ONB_p是否重叠来实现并联检测并进行计数，产生并联计数信号StackCount。开关周期计数电路134对PWM信号ONA/ONB进行开关周期计数，产生计数信号DetectDone，并联判断锁存电路135根据并联计数信号StackCount和计数信号DetectDone进行并联应用判断并完成锁存，并对应输出或者截止输出使能信号Stack至第一检测控制电路110和第二检测控制电路120。

上电完成后两个通道根据实际连接和输入情况产生独立的或者重叠的PWM信号，开始进行并联应用检测，开关周期计数电路134计数到预设个数周期时产生DetectDone＝1结束检测过程，检测期间，并联计数检测电路也会对输入的脉冲信号ONA_p/ONB_p是否重叠进行并联检测和计数，根据两个通道的输入连接情况产生计数信号StackCount＝0/1分别对应正常应用/并联应用，DetectDone信号上升沿到来时对StackCount信号进行判断和锁存完成检测过程。

即并联检测计数电路133检测到每个周期内的第一脉冲信号ONA_p和第二脉冲信号ONB_p均出现重叠时输出第一计数信号，当检测到每个周期内的第一脉冲信号ONA_p和第二脉冲信号ONB_p未出现重叠时输出第二计数信号，并联判断锁存电路135，当接收到开关周期计数电路134输出的第三计数信号DetectDone时对并联检测计数电路133输出的信号进行检测判断，当接收到第一计数信号时输出使能信号Stack至第一检测控制电路110和第二检测控制电路120，控制第一检测控制电路110和第二检测控制电路120增加死区时间来防止通道之间直通，当接收到第二计数信号时截止输出使能信号Stack至第一检测控制电路110和第二检测控制电路120不增加额外的死区时间，可以实现正常应用时极低的传输延时和快速栅极驱动，提高驱动芯片的适用范围。

如图3左侧所示，在并联应用中，输入INA/INB短接在一起，产生的PWM信号ONA/ONB除了两个通道之间开通/关断阈值以及寄生参数差别造成的延时差异外几乎是一样的脉冲宽度和周期，边沿触发电路产生的脉冲信号ONA_p/ONB_p每个PWM周期都会产生部分或者全部重叠，并联检测计数电路133在每个PWM周期的ONA_p/ONB_p信号重叠进行检测和计数，产生StackCount＝1，开关周期计数电路134对PWM信号ONA/ONB进行开关周期计数，产生开关周期计数信号DetectDone＝1，并联判断锁存电路135在DetectDone信号上升沿到来时对输入的StackCount信号进行判断&锁存，产生Stack＝1表征是通道并联应用，输入到输入检测&死区控制模块产生额外的死区时间来防止通道之间直通。

在正常应用中，输入INA/INB分别独立控制，产生的PWM信号ONA/ONB是完全不同的脉冲宽度和周期，边沿触发电路产生的脉冲信号ONA_p/ONB_p不会产生重叠，并联检测计数电路133检测不到重叠部分，输出StackCount＝0，开关周期计数电路134计数完成时产生DetectDone＝1，并联判断锁存电路135在DetectDone信号上升沿到来时对输入的StackCount信号进行判断&锁存，产生Stack＝0表征是正常独立驱动应用，不增加额外的死区时间来实现极低的传输延时和快速栅极驱动，提高驱动芯片的适用范围。

其中，第一边沿触发电路131、第二边沿触发电路132、并联检测计数电路133、开关周期计数电路134和并联判断锁存电路135可对应采用边沿触发器、计数器和锁存器等结构，具体结构不限。

如图4所示，在一个实施例中，第一检测控制电路110包括第一输入检测电路111和第一死区时间控制电路112；

第一输入检测电路111的信号输入端为第一检测控制电路110的信号输入端，第一输入检测电路111的信号输出端与第一死区时间控制电路112的信号输入端连接，第一死区时间控制电路112的信号输出端为第一检测控制电路110的信号输出端；

第一输入检测电路111，用于将第一电平信号INA与电平阈值进行比较，并输出第一电平检测信号；

第一死区时间控制电路112，用于将第一电平检测信号进行电平处理并输出第一PWM信号ONA至并联检测电路130和预驱动电路140，并根据使能信号Stack增加预设大小的死区时间延时输出第一PWM信号ONA。

第二检测控制电路120包括第二输入检测电路121和第二死区时间控制电路122；

第二输入检测电路121的信号输入端为第二检测控制电路120的信号输入端，第二输入检测电路121的信号输出端与第二死区时间控制电路122的信号输入端连接，第二死区时间控制电路122的信号输出端为第二检测控制电路120的信号输出端；

第二输入检测电路121，用于将第二电平信号INB与电平阈值进行比较，并输出第二电平检测信号；

第二死区时间控制电路122，用于将第二电平检测信号进行电平处理并输出第二PWM信号ONB至并联检测电路130和预驱动电路140，并根据使能信号Stack增加预设大小的死区时间延时输出第二PWM信号ONB。

本实施例中，第一检测控制电路110和第二检测控制电路120结构相同，第一输入检测电路111和第二输入检测电路121完成电平信号的转换，第一死区时间控制电路112和第二死区时间控制电路122则对输入的电平信号进行反相、延时和死区时间控制等操作。

如图5所示，在一个实施例中，第一输入检测电路111包括第一比较器U1、第二比较器U2、第一或非门U3和第二或非门U4；

第一比较器U1的正相输入端和第二比较器U2的反相输入端共接构成第一输入检测电路111的信号输入端，第一比较器U1的反相输入端输入高电平阈值VthH1，第二比较器U2的反相输入端输入低电平阈值VthL1，第一比较器U1的输出端与第一或非门U3的第一输入端连接，第二比较器U2的输出端与第二或非门U4的第一输入端连接，第二或非门U4的的输出端与第一或非门U3的第二输入端共接构成第一输入检测电路111的信号输出端，第一或非门U3的输出端与第二或非门U4的第二输入端连接。

在一个实施例中，第一死区时间控制电路112包括第一反相器IVD1、第一电阻R1、第一电容C1、第二电容C2、第一开关S1和第一缓冲器BUF1；

第一反相器IVD1的输入端为第一死区时间控制电路112的信号输入端，第一反相器IVD1的输出端与第一电阻R1的第一端连接，第一电阻R1的第二端、第一电容C1的第一端、第二电容C2的第一端和第一缓冲器BUF1的输入端互连，第二电容C2的第二端与第一开关S1的第一端连接，第一开关S1的第二端和第一电容C1的第二端均接地，第一开关S1的受控端为第一死区时间控制电路112的受控端，第一缓冲器BUF1的输出端为第一死区时间控制电路112的信号输出端。

第二输入检测电路121包括第三比较器U5、第四比较器U6、第三或非门U7和第四或非门U8；

第三比较器U5的正相输入端和第四比较器U6的反相输入端共接构成第二输入检测电路121的信号输入端，第三比较器U5的反相输入端输入高电平阈值VthH1，第四比较器U6的反相输入端输入低电平阈值VthL1，第三比较器U5的输出端与第三或非门U7的第一输入端连接，第四比较器U6的输出端与第四或非门U8的第一输入端连接，第四或非门U8的的输出端与第三或非门U7的第二输入端共接构成第二输入检测电路121的信号输出端，第三或非门U7的输出端与第四或非门U8的第二输入端连接。

在一个实施例中，第二死区时间控制电路122包括第二反相器IVD2、第二电阻R2、第三电容C3、第四电容C4、第二开关S2和第二缓冲器BUF2；

第二反相器IVD2的输入端为第二死区时间控制电路122的信号输入端，第二反相器IVD2的输出端与第二电阻R2的第一端连接，第二电阻R2的第二端、第三电容C3的第一端、第四电容C4的第一端和第二缓冲器BUF2的输入端互连，第四电容C4的第二端与第二开关S2的第一端连接，第二开关S2的第二端和第三电容C3的第二端均接地，第二开关S2的受控端为第二死区时间控制电路122的受控端，第二缓冲器BUF2的输出端为第二死区时间控制电路122的信号输出端。

本实施例中，各输入检测电路中的比较器、比较器、两个或非门组成RS触发器，比较器分别对输入信号IN与高阈值VthH和低阈值VthL进行比较完成输入信号的电平检测，产生输出信号INon，各死区时间控制电路通过电阻和电容组成延时电路实现死区时间，开关管S1和S2接收Stack信号控制电容C2和C4是否接入，在Stack＝1时接入C2和C4产生额外死区时间，在Stack＝0时则不接入C2和C4，无额外死区时间产生。

如图7所示，本发明还提出一种双通道栅极驱动芯片1，该双通道栅极驱动芯片包括双通道栅极驱动电路，该双通道栅极驱动电路的具体结构参照上述实施例，由于本双通道栅极驱动芯片1采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。其中，第一检测控制电路110、第二检测控制电路120、并联检测电路130、预驱动电路140、第一上拉桥臂PMA、第一下拉桥臂NMA、第二上拉桥臂PMB和第二下拉桥臂NMB集成设置于双通道栅极驱动芯片1内。

本实施例中，双通道栅极驱动电路集成设置在双通道栅极驱动芯片1内，并根据引脚连接状态和输入信号的状态，对应输出一路或者两路驱动电平信号至后端MOSFET管，在一个实施例中，双通道栅极驱动芯片1还包括第一输入引脚INA1、第二输入引脚INA2、第一输出引脚OUTA1、第二输出引脚OUTB1、接地引脚和电源引脚；

第一输入引脚INA1与第一检测控制电路110电性连接，第二输入引脚INA2与第二检测控制电路120电性连接，第一输出引脚OUTA1与第一上拉桥臂PMA和第一下拉桥臂NMA的连接节点连接，第二输出引脚OUTB1与第二上拉桥臂PMB和第二下拉桥臂NMB的连接节点连接，电源引脚分别与第一上拉桥臂PMA的电源端和第二上拉桥臂PMB的电源端连接，接地引脚分别与第一下拉桥臂NMA的接地端和第二下拉桥臂NMB的接地端连接。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种双通道栅极驱动电路，其特征在于，包括第一检测控制电路、第二检测控制电路、并联检测电路、预驱动电路、第一上拉桥臂、第一下拉桥臂、第二上拉桥臂和第二下拉桥臂；

所述第一检测控制电路和所述第二检测控制电路均分别与所述并联检测电路和所述预驱动电路电性连接，所述预驱动电路还分别与所述第一上拉桥臂、所述第二上拉桥臂、所述第一下拉桥臂和所述第二下拉桥臂电性连接，所述第一上拉桥臂和第一下拉桥臂的连接节点为所述双通道栅极驱动电路的第一信号输出端，所述第二上拉桥臂和第二下拉桥臂的连接节点为所述双通道栅极驱动电路的第二信号输出端；

所述第一检测控制电路，用于对接收到的第一电平信号进行电平检测，并输出第一PWM信号至所述并联检测电路和所述预驱动电路；

所述第二检测控制电路，用于对接收到的第二电平信号进行电平检测，并输出第二PWM信号至所述并联检测电路和所述预驱动电路；

所述预驱动电路，用于对所述第一PWM信号进行功率放大，并输出两路相位相反的PWM信号至所述第一上拉桥臂和所述第一下拉桥臂，以及对所述第二PWM信号进行功率放大，并输出两路相位相反的PWM信号至所述第二上拉桥臂和所述第二下拉桥臂；

所述并联检测电路，用于对所述第一PWM信号和所述第二PWM信号进行相位重叠检测，当检测到相位重叠时输出使能信号至所述第一检测控制电路和所述第二检测控制电路，以控制所述第一检测控制电路和所述第二检测控制电路分别增加预设大小的死区时间延时输出所述第一PWM信号和所述第二PWM信号，以及未检测到相位重叠时截止输出使能信号。

2.如权利要求1所述的双通道栅极驱动电路，其特征在于，所述并联检测电路包括第一边沿触发电路、第二边沿触发电路、并联检测计数电路、开关周期计数电路和并联判断锁存电路；

所述第一边沿触发电路的信号输入端与所述开关周期计数电路的第一信号输入端和所述第一检测控制电路的信号输出端连接，所述第二边沿触发电路的信号输入端与所述开关周期计数电路的第二信号输入端和所述第二检测控制电路的信号输出端连接，所述第一边沿触发电路的信号输出端与所述并联检测计数电路的第一信号输入端连接，所述第二边沿触发电路的信号输出端与所述并联检测计数电路的第二信号输入端连接，所述并联检测计数电路的信号输出端与所述并联判断锁存电路的第一信号输入端连接，所述开关周期计数电路的信号输出端与所述并联判断锁存电路的第二信号输入端连接，所述并联判断锁存电路的信号输出端分别与所述第一检测控制电路的受控端和所述第二检测控制电路的受控端连接；

所述第一边沿触发电路，用于检测所述第一PWM信号的每个周期的上升沿并输出第一脉冲信号；

所述第二边沿触发电路，用于检测所述第二PWM信号的每个周期的上升沿并输出第二脉冲信号；

所述并联检测计数电路，用于对每个周期的所述第一脉冲信号和所述第二脉冲信号进行重叠检测，当检测到每个周期内的所述第一脉冲信号和所述第二脉冲信号均出现重叠时输出第一计数信号，当检测到每个周期内的所述第一脉冲信号和所述第二脉冲信号未出现重叠时输出第二计数信号；

所述开关周期计数电路，用于对所述第一PWM信号和所述第二PWM信号进行开关周期计数，并在计数到预设个数周期时输出第三计数信号；

所述并联判断锁存电路，用于：

接收到所述第三计数信号时对所述并联检测计数电路输出的信号进行检测判断；

当接收到所述第一计数信号时输出使能信号至所述第一检测控制电路和所述第二检测控制电路；

当接收到所述第二计数信号时截止输出使能信号至所述第一检测控制电路和所述第二检测控制电路。

3.如权利要求1所述的双通道栅极驱动电路，其特征在于，所述第一检测控制电路包括第一输入检测电路和第一死区时间控制电路；

所述第一输入检测电路的信号输入端为所述第一检测控制电路的信号输入端，所述第一输入检测电路的信号输出端与所述第一死区时间控制电路的信号输入端连接，所述第一死区时间控制电路的信号输出端为所述第一检测控制电路的信号输出端；

所述第一输入检测电路，用于将所述第一电平信号与电平阈值进行比较，并输出第一电平检测信号；

所述第一死区时间控制电路，用于将所述第一电平检测信号进行电平处理并输出第一PWM信号至所述并联检测电路和所述预驱动电路，并根据所述使能信号增加预设大小的死区时间延时输出所述第一PWM信号。

4.如权利要求3所述的双通道栅极驱动电路，其特征在于，所述第一输入检测电路包括第一比较器、第二比较器、第一或非门和第二或非门；

所述第一比较器的正相输入端和所述第二比较器的反相输入端共接构成所述第一输入检测电路的信号输入端，所述第一比较器的反相输入端输入高电平阈值，所述第二比较器的反相输入端输入低电平阈值，所述第一比较器的输出端与所述第一或非门的第一输入端连接，所述第二比较器的输出端与所述第二或非门的第一输入端连接，所述第二或非门的的输出端与所述第一或非门的第二输入端共接构成所述第一输入检测电路的信号输出端，所述第一或非门的输出端与所述第二或非门的第二输入端连接。

5.如权利要求3所述的双通道栅极驱动电路，其特征在于，所述第一死区时间控制电路包括第一反相器、第一电阻、第一电容、第二电容、第一开关和第一缓冲器；

所述第一反相器的输入端为所述第一死区时间控制电路的信号输入端，所述第一反相器的输出端与所述第一电阻的第一端连接，所述第一电阻的第二端、所述第一电容的第一端、所述第二电容的第一端和所述第一缓冲器的输入端互连，所述第二电容的第二端与所述第一开关的第一端连接，所述第一开关的第二端和所述第一电容的第二端均接地，所述第一开关的受控端为所述第一死区时间控制电路的受控端，所述第一缓冲器的输出端为所述第一死区时间控制电路的信号输出端。

6.如权利要求1所述的双通道栅极驱动电路，其特征在于，所述第二检测控制电路包括第二输入检测电路和第二死区时间控制电路；

所述第二输入检测电路的信号输入端为所述第二检测控制电路的信号输入端，所述第二输入检测电路的信号输出端与所述第二死区时间控制电路的信号输入端连接，所述第二死区时间控制电路的信号输出端为所述第二检测控制电路的信号输出端；

所述第二输入检测电路，用于将所述第二电平信号与电平阈值进行比较，并输出第二电平检测信号；

所述第二死区时间控制电路，用于将所述第二电平检测信号进行电平处理并输出第二PWM信号至所述并联检测电路和所述预驱动电路，并根据所述使能信号增加预设大小的死区时间延时输出所述第二PWM信号。

7.如权利要求6所述的双通道栅极驱动电路，其特征在于，所述第二输入检测电路包括第三比较器、第四比较器、第三或非门和第四或非门；

所述第三比较器的正相输入端和所述第四比较器的反相输入端共接构成所述第二输入检测电路的信号输入端，所述第三比较器的反相输入端输入高电平阈值，所述第四比较器的反相输入端输入低电平阈值，所述第三比较器的输出端与所述第三或非门的第一输入端连接，所述第四比较器的输出端与所述第四或非门的第一输入端连接，所述第四或非门的的输出端与所述第三或非门的第二输入端共接构成所述第二输入检测电路的信号输出端，所述第三或非门的输出端与所述第四或非门的第二输入端连接。

8.如权利要求6所述的双通道栅极驱动电路，其特征在于，所述第二死区时间控制电路包括第二反相器、第二电阻、第三电容、第四电容、第二开关和第二缓冲器；

所述第二反相器的输入端为所述第二死区时间控制电路的信号输入端，所述第二反相器的输出端与所述第二电阻的第一端连接，所述第二电阻的第二端、所述第三电容的第一端、所述第四电容的第一端和所述第二缓冲器的输入端互连，所述第四电容的第二端与所述第二开关的第一端连接，所述第二开关的第二端和所述第三电容的第二端均接地，所述第二开关的受控端为所述第二死区时间控制电路的受控端，所述第二缓冲器的输出端为所述第二死区时间控制电路的信号输出端。

9.一种双通道栅极驱动芯片，其特征在于，包括如权利要求1～8任一项所述的双通道栅极驱动电路，所述第一检测控制电路、第二检测控制电路、并联检测电路、预驱动电路、第一上拉桥臂、第一下拉桥臂、第二上拉桥臂和第二下拉桥臂集成设置于所述双通道栅极驱动芯片内。

10.如权利要求9所述的双通道栅极驱动芯片，其特征在于，所述双通道栅极驱动芯片还包括第一输入引脚、第二输入引脚、第一输出引脚、第二输出引脚、接地引脚和电源引脚；

所述第一输入引脚与所述第一检测控制电路电性连接，所述第二输入引脚与所述第二检测控制电路电性连接，所述第一输出引脚与所述第一上拉桥臂和第一下拉桥臂的连接节点连接，所述第二输出引脚与所述第二上拉桥臂和第二下拉桥臂的连接节点连接，所述电源引脚分别与所述第一上拉桥臂的电源端和所述第二上拉桥臂的电源端连接，所述接地引脚分别与所述第一下拉桥臂的接地端和所述第二下拉桥臂的接地端连接。

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