CN113964085A - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN113964085A
CN113964085A CN202111205258.1A CN202111205258A CN113964085A CN 113964085 A CN113964085 A CN 113964085A CN 202111205258 A CN202111205258 A CN 202111205258A CN 113964085 A CN113964085 A CN 113964085A
Authority
CN
China
Prior art keywords
layer
forming
cobalt
copper
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111205258.1A
Other languages
English (en)
Inventor
吴宪昌
苏莉玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113964085A publication Critical patent/CN113964085A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Abstract

本发明的实施例涉及制造半导体器件的方法，包括：在衬底上方形成延伸穿过多个层的开口；在所述开口中形成衬垫层；以及在所述开口中沉积金属材料，其中，所述金属材料包含杂质，并且通过所述衬垫层作为催化剂的化学反应将所述杂质转化为气态产物。

Description

制造半导体器件的方法
分案申请
本申请是2015年11月10日提交的标题为“用于去除非铜沟槽中的杂质的沟槽衬垫”、专利申请号为201510759574.1的分案申请。
技术领域
本发明实施例总体涉及半导体领域，更具体地，涉及半导体器件的制造方法。
背景技术
半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。然而，这些进步已经增大了处理和制造IC的复杂程度，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路演化过程中，功能密度(即，每一芯片面积上互连器件的数量)通常在增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))却已减小。
作为半导体制造的一部分，可以形成导电元件以对IC的各个组件提供电互连。通常，通过在各个层中蚀刻沟槽+通孔或开口并且利用导电材料填充这些沟槽+通孔来形成这些导电元件。然而，随着半导体制造技术节点不断演进，关键尺寸变得如此小以至于使利用导电材料填充沟槽+通孔可能不容易。很多时候，在沟槽+通孔的填充期间会出现诸如空隙或突出部分的问题。这些问题可以降低半导体器件的性能并且甚至可以导致器件故障。
因此，虽然传统的填充技术对于它们的预期目的通常已经能够满足，但是它们不是在每个方面都已完全令人满意。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成延伸穿过衬底上方的多个层的开口；在所述开口的表面上形成阻挡层；在所述开口中的阻挡层上方形成衬垫层，其中，所述阻挡层和所述衬垫层具有不同的材料组分；以及利用非铜金属材料填充所述开口，其中，所述非铜金属材料形成在所述衬垫层上方。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成延伸穿过衬底上方的多个层的沟槽，其中，所述沟槽包括第一节段和形成在所述第一节段上方的第二节段，并且其中，所述第二节段比所述第一节段宽；在所述沟槽的表面上形成阻挡层；在所述沟槽中的阻挡层上方形成衬垫层，其中，所述阻挡层和所述衬垫层具有不同的材料组分；以及利用钴材料填充所述沟槽，其中，在所述衬垫层上形成所述钴材料，并且其中，所述钴材料包含一个或多个气隙；对所述钴材料进行退火，从而去除所述钴材料中的一个或多个气隙；以及在所述退火之后，对所述钴材料执行抛光工艺，从而形成互连结构的通孔和金属线，其中，由填充所述沟槽的第一节段的所述钴材料的第一部分形成所述通孔，并且其中，由填充所述沟槽的第二节段的所述钴材料的第二部分形成所述金属线。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；多个层，设置在所述衬底上方；开口，设置在所述多个层中；阻挡层，设置在所述开口的表面上；衬垫层，设置在所述阻挡层上，其中，所述阻挡层和所述衬垫具有不同的材料组分；以及非铜金属材料，设置在所述阻挡层上并且填充所述开口，其中，所述非铜金属材料基本不含杂质和气隙。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1至图6是根据本发明的一些实施例的处于各个制造阶段的半导体器件的截面图。
图7A至图7B示出了根据本发明的一些实施例的用于去除杂质的化学式和化学反应。
图8是示出了根据本发明的一些实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
作为半导体制造的一部分，需要形成电互连件以电互连半导体器件的各个微电子元件(如，源极/漏极、栅极等)。通常，这涉及在层中(诸如在电绝缘层中)形成沟槽，并且随后利用导电材料填充沟槽。然后抛光导电材料以形成诸如金属线或通孔的电互连件。
然而，随着半导体技术代代持续按比例缩小工艺，由于不断减小的沟槽尺寸，所以以上讨论的沟槽填充工艺会有问题。例如，尽管在过去的半导体技术节点(例如，10nm或以上)中铜是用于填充沟槽(以形成金属线和/或通孔)的良好的候选材料，但是其性能不能满足于更先进的技术节点(例如，5nm技术节点或以下)。例如，对于5nm技术节点或以下，难以实现铜晶种在沟槽中的薄的且共形的沉积。电迁移也会成为一个问题。因此，如果仍然使用传统的金属填充技术(诸如铜填充)，那么更先进的技术节点(例如，5nm及以下)下的半导体器件制造会遭受各个间隙填充问题。间隙填充问题可以危害半导体器件的性能并且甚至导致器件故障。
为了克服以上讨论的间隙填充问题，本发明提出了用于利用非铜材料填充沟槽的新方法和结构，以用于更先进的半导体技术节点，诸如5nm技术节点或以下。现在将参考图1至图8更详细地讨论本发明的各个方面。
图1至图6是根据本发明的各个方面的处于各个制造阶段的半导体器件50的不连续的示意截面图。在5nm或更低的半导体技术节点下制造半导体器件50。半导体器件50可以包括集成电路(IC)芯片、片上系统(SoC)或其部分，并且可以包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散的MOS(LDMOS)晶体管、高功率MOS晶体管或其他类型的晶体管。
半导体器件50包括衬底60。在一些实施例中，衬底60是掺杂有p型掺杂剂(诸如硼)的硅衬底(例如，p型衬底)。可选地，衬底60可以是另一合适的半导体材料。例如，衬底60可以是掺杂有n型掺杂剂(诸如磷或砷)的硅衬底(n型衬底)。衬底60可以包括诸如锗和金刚石的其他元素半导体。衬底60可以可选地包括化合物半导体和/或合金半导体。此外，衬底60可以包括外延层(epi层)，其可以被拉紧以增强性能，并且该衬底可以包括绝缘体上硅(SOI)结构。
在一些实施例中，衬底60是基本导电或是半导电的。电阻率可以小于约103欧姆-米。在一些实施例中，衬底60包含金属、金属合金或具有通式MXa的金属氮化物/硫化物/硒化物/氧化物/硅化物，其中M是金属，X是N、S、Se、O、Si，以及其中“a”在从约0.4至2.5的范围内。例如，衬底60可以包含Ti、Al、Co、Ru、TiN、WN2或TaN。
在一些其他的实施例中，衬底60包含具有在从约1至约40的范围内的介电常数的介电材料。在一些其他的实施例中，衬底60包含Si、金属氧化物或金属氮化物，其中通式为MXb，其中M是金属或Si，X是N或O，以及其中“b”在从约0.4至2.5的范围内。例如，衬底60可以包含SiO2、氮化硅、氧化铝、氧化铪或氧化镧。
应该理解，可以在衬底60中形成多个漏极/源极，并且可以在衬底60上方形成多个栅极。然而，出于简明的理由，本文未具体示出这些漏极/源极或栅极。
在衬底60上方形成介电层70。可以使用沉积工艺形成介电层70。在各个实施例中，介电层70可以包含低k介电材料。低k介电材料可以指具有比二氧化硅的介电常数(为约3.9)低的介电常数的介电材料。作为非限制性的实例，低k介电材料可以包括掺杂氟的二氧化硅、掺杂碳的二氧化硅、多孔二氧化硅、多孔掺杂碳的二氧化硅、旋涂有机聚合物介电材料或旋涂硅基聚合物介电材料。
在介电层70上方形成蚀刻停止层80。此后，在蚀刻停止层80上方形成正硅酸乙酯(TEOS)层90。然后，在蚀刻停止层80上方形成另一介电层100。介电层100也可以包含低k介电材料。在一些实施例中，介电层100和介电层70可以具有类似的材料组成或相同的材料组成。
在介电层100上方形成层110。在一些实施例中，层110是TEOS层或不含氮的抗反射涂(NFARC)层。在层110上方形成氮化钛(TiN)层120。在TiN层120上方形成NFARC层130。
应该理解，本文中形成的各个层70-130仅是实例，并且不旨在限制。在其他的实施例中，可以省略或用不同的材料来代替层70-130中的一个或多个，或者可以将一个或多个附加的层添加至以上参考图1所讨论的结构。
现在参考图2，对半导体器件50执行图案化工艺200，以形成开口(或沟槽)220。形成开口220的图案化工艺200可以包括一次或多次蚀刻工艺。开口220形成为每一个开口都具有垂直尺寸230(例如，从开口220的顶部测量至介电层70的上表面的深度)。开口220还形成为包括具有不同横向尺寸(例如，宽度)的两个部分或节段(segment)。如图2所示，每一个开口220都包括更宽的上部和更窄的下部。更宽的上部具有横向尺寸240，并且更窄的下部具有横向尺寸250。如以上所讨论的，在5nm半导体技术节点(或更低)下制造本文中的半导体器件50。如此，尺寸230、240和250较小。例如，在一些实施例中，垂直尺寸230在从约
Figure BDA0003306630980000061
至约
Figure BDA0003306630980000062
的范围内，横向尺寸240在从约
Figure BDA0003306630980000063
至约
Figure BDA0003306630980000064
的范围内，以及横向尺寸250在从约
Figure BDA0003306630980000065
至约
Figure BDA0003306630980000066
的范围内。
现在参考图3，执行多次沉积工艺300，以形成阻挡层320和衬垫层350。在通过开口220暴露的各个层的表面上形成阻挡层320。可以通过物理汽相沉积(PVD)工艺、化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺形成阻挡层320。在一些实施例中，阻挡层130包含氮化钛(TiN)、氮化钽(TaN)或其他合适的材料。除此之外，阻挡层320可以用于防止金属扩散的目的。
在阻挡层320上形成衬垫层350。可以通过物理汽相沉积(PVD)工艺、化学汽相沉积(CVD)工艺或原子层沉积(ALD)工艺形成衬垫层350。衬垫层350和阻挡层320具有不同的材料组分。配置衬垫层350的材料组分，使其用作化学反应中的催化剂以去除诸如在随后的填充开口220的沉积工艺中的配体的杂质。在一些实施例中，衬垫层350包含铑(Rh)。在一些其他的实施例中，衬垫层350包含铜(Cu)。在又一其他的实施例中，衬垫层350包含钴(Co)。在又一实施例中，衬垫层350包含镍(Ni)。在一些实施例中，衬垫层基本由Rh或Cu或Co或Ni制成，并且除了Rh或Cu或Co之外基本不含其它材料。
衬垫层350还具有厚度360。厚度360可以配置为在一范围内，该范围具有足够的厚度以足以用作催化剂来去除随后的沉积工艺中的杂质，同时也足够薄，从而使其不阻挡开口220的填充或以其他方式干扰制造工艺流程。在一些实施例中，衬垫层350的厚度360在从约
Figure BDA0003306630980000067
至约
Figure BDA0003306630980000068
的范围内。
现在参考图4，执行沉积工艺400，以利用非铜导电材料420填充开口220。导电材料420是钴，并且此后导电材料420可以可交换地称为钴材料420。在一些实施例中，沉积工艺400可以包括化学汽相沉积(CVD)工艺。图7A示出了用于形成钴材料420的CVD工艺的示例性前体材料(二钴六羰基丁基乙炔[Co2(CO)6:(HC≡CtBu)，CCTBA])的化学式。在其他的实施例中，钴前体包括但不限于Co2(CO)6:(HC≡CtBu)、Co(MeCp)2(其中，Cp表示环戊二烯基基团)、Co(CO)3(NO)、Co(CO)2Cp、CoCp2、Co2(CO)6:(HC≡CPh)、Co2(CO)6:(HC≡CH)、Co2(CO)6:(HC≡CCH3)和Co2(CO)6:(CH3C≡CCH3)。
在其他的实施例中，沉积工艺400可以包括电化学镀(ECP)工艺而不是CVD工艺，以形成钴材料420。
再次参考图4，尽管铜(Cu)通常是传统的沟槽填充工艺中所选择的材料，但是其不是用于制造本文中的半导体器件50的较小的技术节点(5nm或以下)的可选的候选材料。如以上所讨论的，使用铜填充开口220可以导致各个间隙填充问题。而且，在这种较小的技术节点中，铜的薄层电阻(Rs)会太高。因此，根据本发明的各个方面，钴代替铜作为填充开口220的材料。钴具有良好的沟槽填充性能，并且对于5nm技术节点(或以下)，与铜相比，使用钴的一个优势在于，在5nm技术节点(或更小)下，钴的薄层电阻Rs比铜的薄层电阻Rs小。由钴提供的更小的薄层电阻Rs提高了半导体器件50的器件性能。
然而，用于形成作为开口220中的导电材料420的钴的沉积工艺400可以导致诸如配体材料的杂质。例如，在阻挡层320上直接形成钴材料420，会在钴材料420内部形成杂质。结果，这些杂质将导致低质量的钴填充开口220，例如，钴材料420具有不能消除的空隙或间隙。
因此，本发明首先在阻挡层320上形成衬垫层350，随后在衬垫层350上形成钴材料420。如以上所讨论的，配置衬垫层350的材料组分，使其用作与钴材料420的杂质(例如，配体)的化学反应中的催化剂。根据本发明的实施例，图7B示出了该化学反应(下文也会再次出现)，称为氢甲酰化(Oxo)催化作用。
Figure BDA0003306630980000081
如图7B所示，配体材料的化学式在催化剂(衬垫层350，其可以包含Rh或Co或者甚至包含Cu或Ni)的左侧，并且催化剂的右侧示出了反应产物。作为化学反应的结果，将配体杂质转变为气体产物(例如，醛)，然后可以从半导体器件50去除该气体产物。例如，可以通过真空泵或压力泵或通过其他合适的制造工具去除气体产物。在该方式中，填充开口220的钴材料420具有提高的质量(例如，基本不含诸如配体的杂质)。这允许之后去除钴材料420中的间隙或空隙。
再次参考图4，请注意，空隙或间隙450可以存在填充开口220的钴材料420中。空隙或间隙450没有必要具有如图4所示的笔直的矩形形状。空隙或间隙450可以是沉积工艺400(其为共形沉积工艺)的结果，或者是其他工艺缺陷的结果。无论如何，将在下文所讨论的随后的工艺中去除这些空隙或间隙450。
现在参考图5，执行退火工艺500，以对半导体器件50进行退火。在一些实施例中，退火工艺500具有在从约200℃至约500℃的范围内的工艺温度，并且工艺持续时间从约30秒至约12000秒。作为退火工艺的结果，消除了钴材料420内部的空隙或间隙450(如图4所示)。
现在参考图6，对半导体器件50执行抛光工艺600。在一些实施例中，抛光工艺600可以包括化学机械抛光(CMP)工艺。作为抛光工艺600的结果，去除了钴材料420的位于开口220外部的多余部分。换句话说，填充开口220的钴材料420将具有与层130的上表面基本共面的上表面。
此时，由钴材料的设置在开口220的更宽上部中的节段420A形成金属线(多层互连结构的金属线)，同时由钴材料的设置在开口220的更窄下部中的节段420B形成通孔(多层互连结构的通孔)。由于这些钴金属线420A和通孔420B形成在衬垫材料350上，而不是直接形成在阻挡层320上，所以通过化学反应去除钴中的杂质，在该化学反应中衬垫层350的材料用作催化剂。
图8是根据本发明的各个方面的制造半导体器件的方法800的流程图。作为用于5nm技术节点或更小的半导体技术节点的制造工艺的一部分，执行方法800的一个或多个步骤。
方法800包括形成延伸穿过衬底上方的多个层的沟槽的步骤810。沟槽包括第一节段和形成在第一节段上方的第二节段。第二节段比第一节段宽。
方法800包括在沟槽的表面上形成阻挡层的步骤820。
方法800包括在沟槽中的阻挡层上方形成衬垫层的步骤830。阻挡层和衬垫层具有不同的材料组分。在一些实施例中，衬垫层的形成包括形成以下中的一个：铑衬垫层、钴衬垫层、铜衬垫层或镍衬垫层。
方法800包括利用钴材料填充沟槽的步骤840。在衬垫层上形成钴材料。钴材料包含一个或多个气隙。
方法800包括对钴材料进行退火的步骤850，由此去除钴材料中的一个或多个气隙。
方法800包括在退火之后对钴材料执行抛光工艺的步骤860，由此形成互连结构的通孔和金属线。由填充沟槽的第一节段的钴材料的第一部分形成通孔。由填充沟槽的第二节段的钴材料的第二部分形成金属线。
在一些实施例中，衬垫层的形成包括包括配置衬垫的材料组分，从而使得：当钴材料与衬垫层物理接触时，通过化学工艺去除来自钴金属材料的杂质，在该化学工艺中衬垫层用作催化剂。
应该理解，可以在方法800的步骤810至860之前、期间或之后执行附加的工艺，以完成半导体器件的制造。例如，方法800可以包括切割、封装或测试工艺。出于简明的理由，本文中不详细讨论这些附加的制造步骤。
基于以上讨论，可以看出，本发明提供了优于传统方法的优势，并且提供了具有低k介电材料制造的器件。然而，应该理解，其他的实施例可以提供附加的优势，并且本文没有必要公开所有的优势，以及没有特定优势是所有实施例都必需的。一个优势在于，可以改善沟槽填充问题，以用于诸如5nm技术节点或更小的半导体制造技术节点。对于过去的技术节点(例如，大于5nm节点)，使用铜的传统的沟槽填充技术可能是足够的。然而，由于器件尺寸随着每一个技术时代而变得更小，所以对于诸如5nm技术节点或以下的更先进的技术节点，铜填充的沟槽会具有间隙填充问题。另外，对于5nm技术节点，铜的薄层电阻Rs会太高。
为了克服与铜填充相关的问题，本发明利用钴代替铜，并且对于5nm技术节点或以下，钴具有比铜小的薄层电阻并且具有相当好的间隙填充性能。形成沟槽衬垫，从而使得钴材料可以直接形成在沟槽衬垫上，而不是形成在阻挡材料上。选择沟槽衬垫的材料组分，从而使得沟槽衬垫用作催化剂以帮助去除钴材料中的杂质(例如，配体)。在没有杂质的情况下，可以在随后的退火工艺中消除钴材料中的空隙或间隙。因此，由钴材料形成的电互连元件(例如，金属线和通孔)可以形成为基本不含杂质和空隙/间隙。因此增强了器件性能。另一优势在于，钴互连元件具有比铜互连元件更好的电迁移性能。又一优势在于，本发明不需要对现有的制造方法的诸多改变。如此，如果会增加制造成本，本发明并不会显著增加制造成本。
本发明的一个方面涉及一种制造半导体器件的方法。形成延伸穿过衬底上方的多个层的开口。在开口的表面上形成阻挡层。在开口中的阻挡层上方形成衬垫层。阻挡层和衬垫层具有不同的材料组分。利用非铜金属材料填充开口。在衬垫层上方形成非铜材料。
本发明的另一方面涉及一种制造半导体器件的方法。形成延伸穿过衬底上方的多个层的沟槽。沟槽包括第一节段和形成在第一节段上方的第二节段。第二节段比第一节段宽。在沟槽的表面上形成阻挡层。在沟槽中的阻挡层上方形成衬垫层。阻挡层和衬垫层具有不同的材料组分。利用钴材料填充沟槽。在衬垫层上形成钴材料。钴材料包含一个或多个气隙。对钴材料进行退火，由此去除钴材料中的一个或多个气隙。在退火之后对钴材料执行抛光工艺，由此形成互连结构的通孔和金属线。由填充沟槽的第一节段的钴材料的第一部分形成通孔。由填充沟槽的第二节段的钴材料的第二部分形成金属线。
本发明的又一方面涉及一种半导体器件。半导体器件包括衬底。在衬底上方设置多个层。在多个层中设置开口。在开口的表面上设置阻挡层。在阻挡层上设置衬垫层。阻挡层和衬垫层具有不同的材料组分。在阻挡层上设置非铜金属材料并且填充开口。非铜金属材料基本不含杂质和气隙。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成延伸穿过衬底上方的多个层的开口；在所述开口的表面上形成阻挡层；在所述开口中的阻挡层上方形成衬垫层，其中，所述阻挡层和所述衬垫层具有不同的材料组分；以及利用非铜金属材料填充所述开口，其中，所述非铜金属材料形成在所述衬垫层上方。
在上述方法中，作为用于5nm技术节点或更小的技术节点的制造工艺的一部分，执行所述开口的形成、所述阻挡层的形成、所述衬垫层的形成和所述开口的填充中的至少一个。
在上述方法中，填充所述开口的非铜金属材料包含一个或多个空隙，并且其中，所述方法还包括：通过对所述非铜金属材料执行退火工艺来去除所述一个或多个空隙。
在上述方法中，所述填充包括在所述开口中沉积作为所述非铜金属材料的钴。
在上述方法中，形成所述衬垫层包括配置所述衬垫层的材料组分，从而使得：在所述开口的填充期间，当所述非铜金属材料与所述衬垫层物理接触时，去除来自所述非铜金属材料的杂质。
在上述方法中，所述杂质包括配体，并且其中，所述衬垫层用作所述配体的催化剂。
在上述方法中，所述衬垫层的形成包括形成铑衬垫层。
在上述方法中，所述衬垫层的形成包括形成钴衬垫层。
在上述方法中，所述衬垫层的形成包括形成铜衬垫层。
在上述方法中，将所述开口形成为包括第一节段和设置在所述第一节段上方的第二节段，并且其中，所述第一节段比所述第二节段窄。
在上述方法中，填充所述开口的第一节段的所述非铜金属材料是互连结构中的通孔；以及填充所述开口的第二节段的所述非铜金属材料是所述互连结构中的金属线。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成延伸穿过衬底上方的多个层的沟槽，其中，所述沟槽包括第一节段和形成在所述第一节段上方的第二节段，并且其中，所述第二节段比所述第一节段宽；在所述沟槽的表面上形成阻挡层；在所述沟槽中的阻挡层上方形成衬垫层，其中，所述阻挡层和所述衬垫层具有不同的材料组分；以及利用钴材料填充所述沟槽，其中，在所述衬垫层上形成所述钴材料，并且其中，所述钴材料包含一个或多个气隙；对所述钴材料进行退火，从而去除所述钴材料中的一个或多个气隙；以及在所述退火之后，对所述钴材料执行抛光工艺，从而形成互连结构的通孔和金属线，其中，由填充所述沟槽的第一节段的所述钴材料的第一部分形成所述通孔，并且其中，由填充所述沟槽的第二节段的所述钴材料的第二部分形成所述金属线。
在上述方法中，作为用于5nm技术节点或更小的半导体技术节点的制造工艺的一部分，执行所述沟槽的形成、所述阻挡层的形成、所述衬垫层的形成和所述沟槽的填充中的一个或多个。
在上述方法中，所述衬垫层的形成包括配置所述衬垫层的材料组分，从而使得：在所述沟槽的填充期间，当所述钴材料与所述衬垫层物理接触时，通过化学工艺去除来自钴金属材料的杂质，在所述化学工艺中所述衬垫层用作催化剂。
在上述方法中，所述衬垫层的形成包括形成以下中的一个：铑衬垫层、钴衬垫层、铜衬垫层或镍衬垫层。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；多个层，设置在所述衬底上方；开口，设置在所述多个层中；阻挡层，设置在所述开口的表面上；衬垫层，设置在所述阻挡层上，其中，所述阻挡层和所述衬垫具有不同的材料组分；以及非铜金属材料，设置在所述阻挡层上并且填充所述开口，其中，所述非铜金属材料基本不含杂质和气隙。
在上述半导体器件中，所述非铜金属材料包括钴。
在上述半导体器件中，所述衬垫层包括铑。
在上述半导体器件中，所述衬垫层包括铜。
在上述半导体器件中，所述开口包括第一节段和设置在所述第一节段上方的第二节段；所述第二节段比所述第一节段宽；填充所述第一节段的所述非铜金属材料是互连结构中的通孔；以及填充所述第二节段的所述非铜金属材料是所述互连结构中的金属线。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在衬底上方形成延伸穿过多个层的开口；
在所述开口中形成衬垫层；
在所述开口中沉积金属材料，其中，所述金属材料包含杂质，并且通过所述衬垫层作为催化剂的化学反应将所述杂质转化为气态产物；
去除所述气态产物；以及
执行退火工艺以去除在沉积所述金属材料时留下的空隙。
2.根据权利要求1所述的方法，其中，所述沉积包括沉积不含铜的金属材料。
3.根据权利要求2所述的方法，其中，所述沉积包括沉积钴或铑作为所述金属材料。
4.根据权利要求1所述的方法，其中，所述沉积包括化学汽相沉积(CVD)工艺。
5.一种制造半导体器件的方法，包括：
形成延伸穿过在衬底上方形成的一层或多层的沟槽；
在所述沟槽中形成阻挡层；
在所述阻挡层上方形成衬垫层；
在所述衬垫层上沉积非铜金属材料，其中，所述非铜金属材料包含配体杂质，并且所述配体杂质至少部分通过所述衬垫层用作催化剂的加氢甲酰化催化工艺转化为可去除的产物，所述配体杂质包含烯烃、一氧化碳和氢气；
去除所述可去除的产物；以及
执行退火工艺以去除沉积的所述非铜金属材料中的任何空隙或间隙。
6.根据权利要求5所述的方法，其中，所述沉积包括沉积作为所述非铜金属材料的钴或铑。
7.根据权利要求5所述的方法，其中，所述沉积包括化学汽相沉积(CVD)工艺。
8.根据权利要求5所述的方法，其中，所述沉积包括电化学镀(ECP)工艺。
9.一种制造半导体器件的方法，包括：
形成延伸穿过在衬底上方形成的一层或多层的沟槽；
在所述沟槽中形成阻挡层；
在所述阻挡层上方形成衬垫层；
在所述衬垫层上沉积非铜金属材料，其中，所述非铜金属材料含有配体杂质，通过所述衬垫层作为催化剂的化学反应将所述配体杂质转化为含醛材料；
去除所述含醛材料；以及
执行退火工艺以去除沉积的所述非铜金属材料中的空隙或间隙。
10.根据权利要求9所述的方法，其中，所述沉积包括沉积钴或铑作为所述非铜金属材料。
CN202111205258.1A 2015-08-18 2015-11-10 制造半导体器件的方法 Pending CN113964085A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/828,585 US9589897B1 (en) 2015-08-18 2015-08-18 Trench liner for removing impurities in a non-copper trench
US14/828,585 2015-08-18
CN201510759574.1A CN106469673A (zh) 2015-08-18 2015-11-10 用于去除非铜沟槽中的杂质的沟槽衬垫

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201510759574.1A Division CN106469673A (zh) 2015-08-18 2015-11-10 用于去除非铜沟槽中的杂质的沟槽衬垫

Publications (1)

Publication Number Publication Date
CN113964085A true CN113964085A (zh) 2022-01-21

Family

ID=58157804

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510759574.1A Pending CN106469673A (zh) 2015-08-18 2015-11-10 用于去除非铜沟槽中的杂质的沟槽衬垫
CN202111205258.1A Pending CN113964085A (zh) 2015-08-18 2015-11-10 制造半导体器件的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201510759574.1A Pending CN106469673A (zh) 2015-08-18 2015-11-10 用于去除非铜沟槽中的杂质的沟槽衬垫

Country Status (2)

Country Link
US (2) US9589897B1 (zh)
CN (2) CN106469673A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10438847B2 (en) * 2016-05-13 2019-10-08 Lam Research Corporation Manganese barrier and adhesion layers for cobalt
JP6727928B2 (ja) * 2016-05-30 2020-07-22 株式会社東芝 半導体装置
WO2018098061A1 (en) 2016-11-23 2018-05-31 Entegris, Inc. Haloalkynyl dicobalt hexacarbonyl precursors for chemical vapor deposition of cobalt
US10283404B2 (en) * 2017-03-30 2019-05-07 Lam Research Corporation Selective deposition of WCN barrier/adhesion layer for interconnect
CN113809001B (zh) * 2021-09-03 2023-12-01 长江存储科技有限责任公司 半导体器件及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9051641B2 (en) * 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
KR100539278B1 (ko) 2003-09-22 2005-12-27 삼성전자주식회사 코발트 실리사이드막 형성 방법 및 반도체 장치의 제조방법.
KR20090095270A (ko) * 2008-03-05 2009-09-09 삼성전자주식회사 오믹 콘택막의 형성방법 및 이를 이용한 반도체 장치의금속배선 형성방법
US9147610B2 (en) * 2012-06-22 2015-09-29 Infineon Technologies Ag Monitor structures and methods of formation thereof
KR102098429B1 (ko) * 2012-12-06 2020-04-07 다우 테크놀로지 인베스트먼츠 엘엘씨. 하이드로포밀화 방법
US8962473B2 (en) * 2013-03-15 2015-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming hybrid diffusion barrier layer and semiconductor device thereof
WO2015047731A1 (en) * 2013-09-27 2015-04-02 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
MY193614A (en) * 2014-03-20 2022-10-20 Intel Corp Scalable interconnect structures with selective via posts

Also Published As

Publication number Publication date
CN106469673A (zh) 2017-03-01
US20170178957A1 (en) 2017-06-22
US9935006B2 (en) 2018-04-03
US9589897B1 (en) 2017-03-07
US20170053876A1 (en) 2017-02-23

Similar Documents

Publication Publication Date Title
US11532552B2 (en) Method and apparatus for forming self-aligned via with selectively deposited etching stop layer
US11328991B2 (en) Semiconductor structure and method making the same
US11776910B2 (en) Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof
US9520362B2 (en) Semiconductor device having interconnect layer that includes dielectric segments interleaved with metal components
US9935006B2 (en) Trench liner for removing impurities in a non-copper trench
US11830770B2 (en) Self-aligned scheme for semiconductor device and method of forming the same
US11049811B2 (en) Forming interlayer dielectric material by spin-on metal oxide deposition
CN113299600A (zh) 形成金属互连的方法
CN110832617B (zh) 具有下沉接触件的晶体管器件及其制造方法
US10134670B2 (en) Wafer with plated wires and method of fabricating same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination