CN113921545A - 像素阵列及其形成方法 - Google Patents

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Abstract

一种像素阵列及其形成方法，像素阵列可包含位于像素感测器的光电二极管下方的气隙反射结构，以反射光子，否则光子将部分折射或散射通过光电二极管的底表面。气隙反射结构可将光子向上朝着光电二极管反射，使得光子可被光电二极管吸收。此举可能增加由光电二极管吸收的光子的数量，可提高像素感测器及像素阵列的量子效率。

Description

像素阵列及其形成方法
技术领域
本揭露是有关于一种像素阵列及其形成方法。
背景技术
数字相机及其他光学成像元件采用影像感测器。影像感测器将光学影像转换成可表示为数字影像的数字数据。影像感测器包含像素感测器及支持逻辑阵列。阵列的像素感测器为用于量测入射光的单元元件，并且支持逻辑促进读出量测结果。光学成像设备中常用的一种影像感测器为背侧照明(back side illumination；BSI)影像感测器。BSI影像感测器制造可以整合至半导体制程中，以实现低成本、小尺寸及高整合度。此外，BSI影像感测器可具有低工作电压、低功率消耗、高量子效率、低读出杂讯，并且可允许随机存取。
发明内容
依据本揭露的一或多个实施方式，一种像素阵列包含多个像素感测器。多个像素感测器中的像素感测器包含：光电二极管，位于像素阵列的硅层中；及一或多个气隙反射结构，位于光电二极管下方并位于硅层下方的层间介电质层中。
依据本揭露的一或多个实施方式，一种像素阵列包含第一像素感测器及第二像素感测器。第一像素感测器包含第一光电二极管及多个第一气隙反射结构。第一光电二极管位于像素阵列的硅层中。多个第一气隙反射结构位于第一光电二极管下方并位于以下层中：位于硅层下方的层间介电质层或位于层间介电质层下方的金属间介电质层。第二像素感测器包含第二光电二极管及多个第二气隙反射结构。第二光电二极管位于硅层中。多个第二气隙反射结构位于第二光电二极管下方并位于以下层中：层间介电质层或金属间介电质层。
依据本揭露的一或多个实施方式，一种像素阵列的形成方法包含以下步骤：对于包含在影像感测器中的像素阵列的像素感测器，形成穿过影像感测器的未掺杂硅酸盐玻璃层并在影像感测器的层间介电质层中的多个开口；在未掺杂硅酸盐玻璃层上形成金属间介电质层，其中金属间介电质层封闭多个开口以形成像素感测器的多个气隙反射结构；及在层间介电质层上方的硅层中形成光电二极管，其中光电二极管形成在多个气隙反射结构上方。
附图说明
结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
图1为其中可以实现本文描述的系统及/或方法的例示性环境的示意图；
图2为本文描述的例示性像素阵列的示意图；
图3为本文描述的例示性影像感测器的示意图；
图4A至图4S为本文描述的例示性实施方式的示意图；
图5至图7为本文描述的例示性影像感测器的示意图；
图8为本文描述的例示性气隙反射结构组态的示意图；
图9为图1的一或多个元件的例示性组件的示意图；
图10为与形成本文描述的影像感测器有关的例示性制程的流程图。
【符号说明】
100:例示性环境
102:沉积工具
104:曝光工具
106:显影工具
108:蚀刻工具
110:平坦化工具
112:电镀工具
114:离子布植工具
116:晶圆/晶粒传输工具
200:像素阵列
202,202a,202b:像素感测器
300,500,600,700:影像感测器
302,502,602,702:金属屏蔽区域
304,504,604,704:接合垫区域
306,506,606,706:划线区域
310,510,610,710:缓冲层
312,512,612,712:IMD层
314,314a,314b,314c,514,514a,514b,514c,514d,614,614a,614b,614c,614d,714,714a,714b,714c,714d:金属化层
316,516,616,716:触点
318,518,618,718:USG层
320,520,620,720:ILD层
322,322a,322b,522,522a,522b,622,622a,622b,722,722a,722b,722c,722d:气隙反射结构
324,524,624,724:基材层/硅层
326,526,626,726:光电二极管
328,528,628,728:DTI结构
330,530,630,730:高吸收区域
332,532,632,732:ARC层
334,534,634,734:氧化层
336,536,636,736:金属屏蔽层
338,538,638,738:BSI氧化层
340,540,640,740:缓冲氧化层
342,542,642,742:滤波层
342a,342b:滤波区域
344,544,644,744:微透镜层
346,546,646,746:STI结构
348,548,648,748:接合垫
400:实施方式
402,402a,402b,404,406,408,410,412,414:开口
512a,612a,712a:第一层
512b,612b,712b:第二层
512c,612c,712c:第三层
512d,612d,712d:第四层
542a,542b,642a,642b,742a,742b:滤波器
810,830,840,860:气隙反射结构组态
820:孔
850:沟渠/第一沟渠
870:第二沟渠
900:元件
910:总线
920:处理器
930:记忆体
940:储存组件
950:输入组件
960:输出组件
970:通讯组件
1000:制程
1010,1020,1030:方块
AA:线
具体实施方式
以下揭示内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实施例。以下描述组件及布置的特定实施例用以简化本揭示内容。当然，该些仅为实施例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包含其中第一及第二特征直接接触形成的实施例，并且亦可包含其中在第一与第二特征之间形成附加特征的实施例，以使得第一及第二特征可以不直接接触。此外，本揭示内容可以在各个实施例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
此外，为了便于描述，本文中可以使用像是“在...之下”、“在...下方”、“下面”、“在...上方”、“上面”、“上方”、“下方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一个元件或特征的关系。除了在附图中示出的方位之外，空间相对术语意在涵盖元件在使用或操作中的不同方位。设备可以其他方式定向(旋转90度或以其他方位)，并且在此使用的空间相对描述语亦可被相应地解释。
可以使用一些技术来提高像素感测器的量子效率。像素感测器的量子效率可以被决定为由像素收集的入射光的光子数量与被引导至像素感测器的入射光的总光子数量之比。一种例示性技术包含在与像素感测器相关联的光电二极管的每一侧上形成隔离结构，以减少相邻像素感测器之间的光学串扰。隔离结构可减少或防止光子漫射至相邻光电二极管中。然而，一些光子仍可能至少部分地折射、漫射或散射通过像素感测器中的光电二极管的底表面到达像素感测器下方的层，这可能导致降低像素感测器的量子效率。
本文描述的一些实施方式提供了一种用于像素阵列的技术及设备，像素阵列包含位于像素感测器的光电二极管下方的气隙反射结构，以反射光子，否则光子将部分折射、漫射或散射通过光电二极管的底表面。以此方式，气隙反射结构将光子向上朝着光电二极管反射，使得光子可被光电二极管吸收。此举可能增加由光电二极管吸收的光子的数量，从而可提高像素感测器及像素阵列的量子效率及/或可降低像素感测器的电阻电容(resistive-capacitive；RC)延迟。
气隙反射结构可包含在光电二极管下方的一或多层中形成的孔或沟渠。可将材料(例如，介电质材料)沉积在气隙反射结构的开口上方以密封气隙反射结构，使得气隙反射结构主要被空气填充。空气的折射率在所有材料中最低，并且最接近真空的折射率。相对于形成有光电二极管的基材层的材料(例如，硅)的折射率，空气的低折射率降低了基材层材料与气隙之间的边界处的全内反射的临界角。以等于或大于临界角的角度朝向基材层材料与气隙之间的边界行进穿过光电二极管的光子可能会自基材层材料的气隙边界完全反射出去，从而导致光子重定向并保留在光电二极管中。因此，较低的临界角增加了入射光的全内反射将在光电二极管中发生的可能性，从而进一步提高了像素感测器及像素阵列的量子效率。
图1为例示性环境100的示意图，其中可以实现本文所述的系统及/或方法。如图1所示，例示性环境100可包含多个半导体处理工具102-114及晶圆/晶粒传输工具116。多个半导体处理工具102-114可包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、电镀工具112、离子布植工具114及/或另一类型的半导体处理工具。例示性环境100中包含的工具可以被包含在半导体洁净室、半导体铸造厂、半导体处理及/或制造设施及/或类似设施中。
沉积工具102为包含半导体处理室及能够将各种类型的材料沉积至基材上的一或多个元件的半导体处理工具。在一些实施方式中，沉积工具102包含能够将光阻剂层沉积在像是晶圆的基材上的旋涂工具。在一些实施方式中，沉积工具102包含化学气相沉积(chemical vapor deposition；CVD)工具，像是电浆增强CVD(plasma-enhanced CVD；PECVD)工具、高密度电浆CVD(high-density plasma CVD；HDP-CVD)工具、次气压CVD(sub-atmospheric CVD；SACVD)工具、原子层沉积(atomic layer deposition；ALD)工具、电浆增强原子层沉积(plasma-enhanced atomic layer deposition；PEALD)工具或另一类型的CVD工具。在一些实施方式中，沉积工具102包含物理气相沉积(physical vapordeposition；PVD)工具，像是溅射工具或另一类型的PVD工具。在一些实施方式中，例示性环境100包含多种类型的沉积工具102。
曝光工具104为能够将光阻剂层曝光至辐射源，像是紫外线(ultraviolet light；UV)源(例如，深UV光源、极UV光(extreme UV light；EUV)源及/或类似光源)、X射线源、电子束源及/或类似源的半导体处理工具。曝光工具104可将光阻剂层曝光至辐射源以将图案自光罩转移至光阻剂层。图案可包含用于形成一或多个半导体元件的一或多个半导体元件层图案，可包含用于形成半导体元件的一或多个结构的图案，并且可包含用于蚀刻半导体元件的各个部分的图案等等。在一些实施中，曝光工具104包含扫描器、步进器或类似类型的曝光工具。
显影工具106为能够显影已经曝光于辐射源的光阻剂层，以显影自曝光工具104转移至光阻剂层的图案的半导体处理工具。在一些实施方式中，显影工具106透过移除光阻剂层的未曝光部分来显影图案。在一些实施方式中，显影工具106透过移除光阻剂层的曝光部分来显影图案。在一些实施方式中，显影工具106透过使用化学显影剂溶解光阻剂层的曝光或未曝光部分来显影图案。
蚀刻工具108为能够蚀刻基材、晶圆或半导体元件的各种类型的材料的半导体处理工具。例如，蚀刻工具108可包含湿式蚀刻工具、干式蚀刻工具及/或类似物。在一些实施方式中，蚀刻工具108包含填充有蚀刻剂的腔室，并且基材在腔室中放置特定的时间段以移除基材的一或多个部分的特定量。在一些实施方式中，蚀刻工具108可使用电浆蚀刻或电浆辅助蚀刻来蚀刻基材的一或多个部分，这可涉及使用电离气体来同位素地或方向性蚀刻一或多个部分。
平坦化工具110为能够对晶圆或半导体元件的各个层进行研磨或平坦化的半导体处理工具。例如，平坦化工具110可包含化学机械平坦化(chemical mechanicalplanarization；CMP)工具及/或研磨或平坦化沉积或电镀材料的层或表面的另一类型的平坦化工具。平坦化工具110可利用化学力及机械力的组合(例如，化学蚀刻及自由磨蚀性研磨)来研磨或平坦化半导体元件的表面。平坦化工具110可结合研磨垫及固定环(例如，直径通常大于半导体元件的直径)利用磨蚀性及腐蚀性化学浆料。可以透过动态研磨头将研磨垫及半导体元件压在一起，并透过固定环将其固定在适当的位置。动态研磨头可以不同的旋转轴旋转以移除材料，并使半导体元件的任何不规则形貌均匀，从而使半导体元件平坦或平坦化。
电镀工具112为能够用一或多种金属对基材(例如，晶圆、半导体元件等)或其一部分进行电镀的半导体处理工具。例如，电镀工具112可包含铜电镀元件、铝电镀元件、镍电镀元件、锡电镀元件、复合材料或合金(例如，锡银、锡铅等)电镀设备及/或用于一或多种其他类型的导电材料、金属及/或类似类型的材料的电镀元件。
离子布植工具114为能够将离子布植至基材中的半导体处理工具。离子布植工具114可在电弧室内由像是气体或固体的源材料产生离子。可以将源材料提供至电弧室中，并且在阴极与电极之间释放电弧电压以产生含有源材料的离子的电浆。可使用一或多个引出电极自电弧室中的电浆中引出离子并使离子加速形成离子束。离子束可以被引导至基材，使得离子被布植至基材的表面下方。
晶圆/晶粒传输工具116包含移动机器人、机械臂、电车或轨道车及/或用于传输晶圆及/或晶粒及/或在半导体处理工具102-114之间及/或其他位置(像是晶圆架、储存室及/或类似物)之间运输晶圆及/或晶粒的另一类型的元件。在一些实施方式中，晶圆/晶粒传输工具116可为经编程元件用以行进特定路径及/或可以半自主地或自主地操作。
作为一或多个实施例，提供了图1所示的元件的数量及布置。实务上，与图1所示的元件相比，可能存在附加元件、更少的元件、不同的元件或布置不同的元件。此外，可以在单一元件内实现图1所示的两个或更多个元件，或者可以将图1所示的单一元件实现为多个分布式元件。另外或替代地，例示性环境100的一组元件(例如，一或多个元件)可以执行被描述为由例示性环境100的另一组元件执行的一或多个功能。
图2为本文描述的例示性像素阵列200(或其一部分)的示意图。像素阵列200可被包含在影像感测器中，像是互补性金属氧化半导体(complementary metal oxidesemiconductor；CMOS)影像感测器、背侧照明(back side illuminated；BSI)CMOS影像感测器或另一类型的影像感测器。
图2示出了像素阵列200的俯视图。如图2所示，像素阵列200可包含多个像素感测器202。如图2进一步所示，像素感测器202可布置成格栅。在一些实施方式中，像素感测器202为方形(如图2的实施例中所示)。在一些实施方式中，像素感测器202包含其他形状，像是圆形、八边形、菱形及/或其他形状。
像素感测器202可用以感测及/或累积入射光(例如，指向像素阵列200的光)。例如，像素感测器202可吸收并累积入射光在光电二极管中的光子。光电二极管中光子的累积可能会产生表示入射光强度或亮度的电荷(例如，较大数量的电荷可能对应于较大的强度或亮度，而较小数量的电荷可能对应于较低的强度或亮度)。
像素阵列200可电连接至影像感测器的后段制程(back-end-of-line；BEOL)金属化堆叠(未示出)。BEOL金属化堆叠可以将像素阵列200电连接至可用于量测入射光在像素感测器202中的累积并将量测结果转换为电信号的控制电路。
如上所述，提供了图2作为实施例。其他实施例可能与参照图2所描述的实施例不同。
图3为本文描述的例示性影像感测器300(或其一部分)的示意图。如图3所示，影像感测器300可包含像素阵列200。图3示出了影像感测器300的剖面图，包含沿着图2的线AA的像素阵列200的剖面图。影像感测器300可包含CMOS影像感测器、BSI CMOS影像感测器或另一类型的影像感测器。影像感测器300可用以以各种实施方式来部署，像是数字相机、录影机、夜视相机、汽车用感测器及相机及/或其他类型的光感测实施方式。
如图3所示，影像感测器300可包含多个区域，像是像素阵列200、金属屏蔽区域302、接合垫区域304(亦可称为E-垫区域)及划线区域306。像素阵列200可包含影像感测器300的像素感测器202，像是像素感测器202a及像素感测器202b。在一些实施方式中，影像感测器300包含比图3所示的像素感测器更多的像素感测器202或更少的像素感测器202。
金属屏蔽区域302可包含维持在光学黑暗环境中的一或多个元件。例如，金属屏蔽区域302可包含用于为影像感测器300建立光强度的基线的参考像素。在一些实施方式中，金属屏蔽区域302包含周边元件，例如一或多个特殊应用集成电路(application-specificintegrated circuit；ASIC)元件/一或多个晶片系统(system-on-chip；SOC)元件、一或多个晶体管及/或用以量测像素感测器202储存的电荷量以决定入射光的光强度及/或产生影像及/或影片(例如，数字影像、数字影片)的一或多个其他组件。
接合垫区域304可包含一或多个导电接合垫(或电子接合垫)及/或可建立影像感测器300与外部元件及/或外部封装之间的电连接的金属化层。划线区域306可包含将一个半导体晶粒或包含影像感测器300的半导体晶粒的一部分与相邻的半导体晶粒或包含其他影像感测器及/或其他集成电路的半导体晶粒的一部分分离的区域。
如图3进一步所示，影像感测器300可包含各种层及/或结构。在一些实施方式中，在一或多个半导体处理操作期间，影像感测器300可被安装及/或制造在载体基材(未示出)上，以形成影像感测器300。如图3所示，影像感测器300可包含缓冲层310。缓冲层310可包含介电质材料，像是氧化硅(silicon oxide；SiOx)、氮化硅(silicon nitride；SixNy)、氧氮化硅(silicon oxynitride；SiON)、正硅酸四乙酯、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、氟化二氧化硅玻璃(fluorinated silica glass；FSG)、碳掺杂氧化硅或另一介电质材料。缓冲层310可用作将影像感测器300接合至载体基材的层，使得可在影像感测器300上执行背侧处理。
如图3进一步所示，影像感测器300可包含位于缓冲层310上方及/或之上的金属间介电质(inter-metal dielectric；IMD)层312。IMD层312可包含一或多层介电质材料(例如，氧化硅(silicon oxide；SiOx)、氮化硅(silicon nitride；SixNy)、氮氧化硅(siliconoxynitride；SiON)、正硅酸四乙酯、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、氟化二氧化硅玻璃(fluorinated silicaglass；FSG)、碳掺杂氧化硅或另一介电质材料)。可在IMD层312的层内及/或之间形成各种金属化层314。金属化层314可包含接合垫、导线及/或电连接影像感测器300的各个区域及/或将影像感测器300的各个区域电连接至一或多个外部元件及/或外部包装的其他类型的导电结构。金属化层314可透过亦可称为通孔的触点316互连。例如，金属化层314a可透过一或多个触点316电连接至金属化层314b，金属化层314b可透过一或多个触点316电连接至金属化层314c，金属化层314c可透过一或多个触点316电连接至金属化层314d，以此类推。金属化层314及触点316可称为BEOL金属化堆叠，并且可包含导电材料，像是金、铜、银、钴、钨、金属合金或其组合，以及其他实施例。
如图3进一步所示，影像感测器300可包含位于IMD层312上方及/或之上的未掺杂硅酸盐玻璃(un-doped silicate glass；USG)层318。USG层318可用作绝缘体及在IMD层312与IMD层312上方的层间介电质(interlayer dielectric；ILD)层320之间的钝化层。ILD层320可包含介电质材料(例如，氧化硅(silicon oxide；SiOx)、氮化硅(silicon nitride；SixNy)、氮氧化硅(silicon oxynitride；SiON)、正硅酸四乙酯、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、氟化二氧化硅玻璃(fluorinated silica glass；FSG)、碳掺杂氧化硅或另一介电质材料)。
如图3进一步所示，一或多个气隙反射结构322可透过USG层318并至少部分地在ILD层320中及/或透过ILD层320形成及/或定位。气隙反射结构322可用以反射入射光的光子，否则光子将折射、漫射及/或散射至ILD层320、USG层318及/或IMD层312。一或多个像素感测器202可包含一或多个气隙反射结构322。例如，像素感测器202a可包含一或多个气隙反射结构322a，像素感测器202b可包含一或多个气隙反射结构322b，以此类推。在一些实施方式中，像素阵列200中的所有像素感测器202均包含气隙反射结构322。在一些实施方式中，像素阵列200中的像素感测器202的子集包含气隙反射结构322。
气隙反射结构322可包含孔、沟渠或实质上充满空气的另一结构。在一些实施方式中，气隙反射结构322可透过USG层318及ILD层320形成至影像感测器300的基材层324。以此方式，形成气隙反射结构322与基材层324之间的界面。空气的折射率在所有材料中最低，并且最接近真空的折射率。相对于基材层324的材料的折射率，空气的低折射率降低了在气隙反射结构322与基材层324的材料之间的界面处的全内反射的临界角。因此，如图3所示，以等于或大于临界角的角度朝着气隙反射结构322与基材层324之间的界面行进穿过基材层324的入射光可以自界面全反射并且向上朝着像素感测器202的光电二极管326。因此，较低的临界角增加了入射光的全内反射将在气隙反射结构322与基材层324之间的界面处发生的可能性，这将导致与入射光部分地折射、漫射或散射至ILD层320、USG层318及/或IMD层312相反(或另外)，入射光被界面反射并被像素感测器202的光电二极管326吸收。
基材层324可被称为在其上执行影像感测器300的背侧处理的元件基材。基材层324可包含硅层、由包含硅的材料形成的层、III-V族化合物半导体材料层(像是砷化镓(gallium arsenide；GaAs)层、绝缘体上硅(silicon on insulator；SOI)层)或能够实现由入射光的光子产生电荷的另一类型的半导体。
用于像素阵列200中的像素感测器202的光电二极管326可形成在基材层324中。光电二极管326可包含基材层324的掺杂有多种类型的离子以形成p-n结或PIN结(例如，p型部分、本征(或未掺杂)型部分及n型部分之间的结)的区域。例如，基材层324可掺杂有n型掺杂剂以形成光电二极管326的第一部分(例如，n型部分)及p型掺杂物以形成光电二极管326的第二部分(例如，p型部分)。光电二极管326可用以吸收入射光的光子。光子的吸收由于光电效应而使光电二极管326累积电荷(称为光电流)。在此，光子轰击光电二极管326，这导致光电二极管326的电子发射。电子发射导致形成电子-电洞对，其中电子朝着光电二极管326的阴极迁移，而电洞朝着阳极迁移，从而产生光电流。
在一些实施方式中，可在一或多个像素感测器202的光电二极管326之下及/或下方形成及/或定位相应的多个气隙反射结构322。例如，多个气隙反射结构322a可透过在像素感测器202a的光电二极管326之下及/或下方的USG层318及ILD层320中形成及/或定位，多个气隙反射结构322b可透过在像素感测器202b的光电二极管326之下及/或之下的USG层318及ILD层320形成及/或定位，以此类推。以此方式，由于相应的多个气隙反射结构322对入射光的光子反射，可提高一或多个像素感测器202的量子效率。
多个深沟渠隔离(deep trench isolation；DTI)结构328可包含在基材层324中。特别地，DTI结构328可形成在像素感测器202的每一光电二极管326之间，使得光电二极管326被DTI结构328包围。例如，DTI结构328可形成在像素感测器202a的光电二极管326与像素感测器202b之间，DTI结构328可形成在像素感测器202a的光电二极管326与相邻像素感测器之间，DTI结构328可形成在像素感测器202b的光电二极管326与相邻像素感测器之间，以此类推。DTI结构328可以形成格栅布局，其中DTI结构328在像素阵列200上横向延伸并且在像素阵列200的各个位置处相交。在一些实施方式中，DTI结构328可为形成作为影像感测器300的背侧处理的一部分的背侧DTI(backside DTI；BDTI)结构。
DTI结构328可包含沿着光电二极管326向下延伸至基材层324中的沟渠(例如，深沟渠)。DTI结构328可以在像素阵列200的像素感测器202之间提供光学隔离以减少相邻像素感测器202之间的光学串扰量。特别地，DTI结构328可以吸收、折射及/或反射入射光，此举可以减少行进穿过像素感测器202进入相邻像素感测器202中并被相邻像素感测器202吸收的入射光量。
一或多个高吸收区域330可位于基材层324中，并且在一或多个光电二极管326中及/或上方。每一高吸收区域330可以由浅沟渠界定。多个相邻的高吸收区域330可在基材层324及/或光电二极管326中形成周期性或锯齿形结构。一或多个高吸收区域330可形成在基材层324的与DTI结构328相同的一侧。
高吸收区域330可以透过修改或改变像素感测器202的光电二极管326与基材层324之间的折射界面的定向来提高像素感测器202的入射光的吸收(从而提高像素感测器202的量子效率)。高吸收区域330的斜角壁透过使界面相对于基材层324的顶表面的定向为对角线而改变了光电二极管326与基材层324之间的界面的定向。对于入射光的相同入射角，此定向变化可以导致相对于基材层324的顶表面的平坦表面较小的折射角。因此，与在像素感测器202中不包含高吸收区域330的情况相比，高吸收区域330能够以更宽的角度将入射光引导至像素感测器202的光电二极管326的中心。
基材层324的顶表面、DTI结构328的表面及高吸收区域330的表面可以涂覆有抗反射涂层(antireflective coating；ARC)层332以减少入射光远离光电二极管326的反射并增加入射光至基材层324及光电二极管326中的透射。ARC层332可包含用于减少向光电二极管326投射的入射光的反射的合适材料(像是含氮材料或其他实施例)。
氧化层334可位于基材层324上方并位于ARC层332上方及/或之上。另外，氧化层334的材料可填充DTI结构328及高吸收区域330。氧化层334可用作基材层324与像素阵列200的上层之间的钝化层。在一些实施方式中，氧化层334包含像是氧化硅(silicon oxide；SiOx)的氧化物材料。在一些实施方式中，用氮化硅(silicon nitride；SiNx)、碳化硅(silicon carbide；SiCx)或其混合物，像是氮化硅碳(silicon carbon nitride；SiCN)、氮氧化硅(silicon oxynitride；SiON)或另一介电质材料代替氧化层334作为钝化层。
金属屏蔽层336可位于氧化层334(或其部分)上方及/或之上。金属屏蔽层336可以为形成在金属屏蔽区域302中的组件及/或元件提供屏蔽。金属屏蔽层336可以由像是金、银、铝、金属合金或类似金属的金属材料形成。一或多个钝化层可以形成在金属屏蔽层336上方及/或之上。例如，BSI氧化层338可位于氧化层334的部分上方及/或之上，并位于金属屏蔽层336上方及/或之上。作为另一实施例，缓冲氧化层340可位于BSI氧化层338上方及/或之上。在一些实施方式中，BSI氧化层338及/或缓冲氧化层340包含像是氧化硅(siliconoxide；SiOx)的氧化物材料。在一些实施方式中，用氮化硅(silicon nitride；SiNx)、碳化硅(silicon carbide；SiCx)或其混合物，像是氮化硅碳(silicon carbon nitride；SiCN)、氮氧化硅(silicon oxynitride；SiON)或另一介电质材料代替BSI氧化层338及/或缓冲氧化层340作为钝化层。
滤波层342可包含在像素阵列200中的一或多个像素感测器202的缓冲氧化层340上方及/或之上。滤波层342可包含用以滤波可见光的特定波长或波长范围(例如，允许可见光的特定波长或波长范围穿过滤波层342)的一或多个可见光滤色区域、用以允许与NIR光相关的波长穿过滤波层342并阻止其他波长的光的一或多个近红外(near infrared；NIR)滤波区域(例如，NIR带通滤波区域)、用以阻挡NIR光穿过滤波层342的一或多个NIR截止滤波区域，及/或其他类型的滤波区域。在一些实施方式中，像素阵列200中的一或多个像素感测器202各自配置有滤波层342的滤波区域。例如，像素感测器202a可配置有像素感测器202a中的光电二极管326上方的滤波区域342a，像素感测器202b可配置有在像素感测器202b的光电二极管326上方的滤波区域342b，以此类推。在一些实施方式中，对于像素阵列200中的一或多个像素感测器202，可以自滤波层342中省略滤波区域，以允许所有波长的光穿过用于一或多个像素感测器202的滤波层342。在多个实施例中，一或多个像素感测器202可用作白色像素感测器。
微透镜层344可包含在滤波层342上方及/或之上。微透镜层344可包含多个微透镜。特别地，微透镜层344可包含用于像素阵列200中包含的每一像素感测器202的相应的微透镜。例如，可形成第一微透镜以将入射光聚焦至像素感测器202a的光电二极管326，可形成第二微透镜以将入射光聚焦至像素感测器202b的光电二极管326上，以此类推。
如影像感测器300的接合垫区域304所示，浅沟渠隔离(shallow trenchisolation；STI)结构346可位于接合垫区域304中的ILD层320上方及/或之上。STI结构346可在接合垫区域304中提供电隔离。例如，STI结构346可将像素阵列200及/或金属屏蔽区域302与影像感测器300的其他区域电隔离及/或与形成在与影像感测器300相同的半导体晶粒上的其他元件电隔离。在一些实施方式中，缓冲氧化层340可位于接合垫区域304中的STI结构346上方及/或之上。
接合垫348可位于STI结构346上方及/或缓冲氧化层340上方及/或之上的接合垫区域304中。接合垫348可延伸穿过缓冲氧化层340、STI结构346及ILD层320至IMD层312，并且可与IMD层312中的一或多个金属化层314接触。接合垫348可包含导电材料，像是金、银、铝、铜、铝铜、钛、钽、氮化钛、氮化钽、钨、金属合金、其他金属或其组合。接合垫348可提供影像感测器300的金属化层314与外部元件及/或外部封装之间的电连接。
图3的影像感测器300中所示的组件、结构及/或层的数量及布置提供作为实施例。在实务中，影像感测器300可包含附加组件、结构及/或层；更少的组件、结构及/或层；不同的组件、结构及/或层；及/或与图3所示不同地布置的组件、结构及/或层。
图4A至图4S为本文描述的例示性实施方式400的示意图。例示性实施方式400可为用于形成包含像素阵列200(可包含多个像素感测器202，像是像素感测器202a及像素感测器202b)或其一部分的影像感测器300的例示性制程。如图4A所示，影像感测器300可包含像素阵列200、金属屏蔽区域302、接合垫区域304及划线区域306。此外，影像感测器300可包含基材层324、形成于基材层324中的STI结构346、形成于基材层324上的ILD层320及形成于ILD层320上的USG层318。
如图4B所示，一或多个半导体处理工具可形成穿过USG层318并至少部分地位于ILD层320中的多个开口402。例如，沉积工具102可在USG层318上形成光阻剂层，曝光工具104可将光阻剂层曝光至辐射源以图案化光阻剂层，显影工具106可显影并移除光阻剂层的部分以曝光图案，蚀刻工具108可蚀刻USG层318的多个部分及ILD层320的多个部分以形成多个开口402。特别地，蚀刻工具108可以蚀刻穿过USG层318并至少部分地蚀刻至ILD层320中，形成多个开口402。在一些实施方式中，在蚀刻工具108蚀刻部分USG层318及部分ILD层320之后，光阻剂移除工具移除光阻剂层的剩余部分(例如，使用化学剥除器及/或另一技术)。
在一些实施方式中，一或多个半导体处理工具形成穿过USG层318并且至少部分地在ILD层320中的多个组开口402，其中为像素阵列200的相应像素感测器202形成一组开口402。例如，一或多个半导体处理工具可形成穿过USG层318并且至少部分地在ILD层320中的用于像素感测器202a的一组一或多个开口402a，可形成穿过USG层318并且至少部分地在ILD层320中的用于像素感测器202b的另一组一或多个开口402b，以此类推。每组一或多个开口402可包含一或多个孔、一或多个沟渠、其他形状的开口或其组合。在一些实施方式中，一或多个半导体处理工具基于像素感测器202的尺寸(例如，相对于较小的像素感测器，可为较大的像素感测器形成较大的开口402及/或较大数量的开口402)、基于将要为像素感测器202形成的气隙反射结构的数量及/或基于像素感测器202的其他态样及/或属性形成用于像素感测器202的开口402的尺寸(例如，深度及/或宽度)、深宽比、形状、布置及/或数量。
在一些实施方式中，一或多个半导体处理工具形成多个开口402，以满足及/或实现用于像素阵列200(及/或影像感测器300)的一或多个效能参数或阈值。例如，一或多个半导体处理工具可形成用于像素感测器202的特定数量的开口402，以满足像素感测器202的量子效率阈值，或者实现针对像素感测器202的特定量子效率。作为另一实施例，一或多个半导体处理工具可形成用于像素感测器202的特定数量的开口402，以满足强度参数或实现像素感测器202的特定结构完整性。
作为另一实施例，一或多个半导体处理工具可形成用于像素感测器202的多个开口402，使得所得用于像素感测器202的气隙反射结构在气隙反射结构的深度与气隙反射结构的宽度之间的深宽比大于约2。大于约2的深宽比可为像素感测器202提供合适的光子反射效能(从而提高像素感测器202的量子效率阈值)，同时为ILD层320及/或影像感测器300的一或多个其他层维持足够的强度(例如，以减少及/或最小化ILD层320及/或一或多个其他层将崩陷的可能性)。
在其他实施例中，一或多个半导体处理工具可将多个开口402形成为一或多种特定形状、可以特定布置或组态形成多个开口402、可将多个开口402形成为特定尺寸及/或深宽比，及/或可形成多个开口402的其他态样及/或属性，以满足及/或实现用于像素阵列200(及/或用于影像感测器300)的一或多个效能参数或阈值。
如图4C所示，一或多个半导体处理工具可将IMD层312形成在ILD层320下方及/或上方，以及在USG层318上方及/或之上。例如，沉积工具102可以使用CVD技术、PVD技术、ALD技术或另一类型的沉积技术沉积IMD层312。IMD层312的形成可以封闭开口402以形成多个气隙反射结构322(例如，用于像素感测器202a的第一组一或多个气隙反射结构322a及用于像素感测器202b的第二组一或多个气隙反射结构322b，以此类推)。沉积工具102可以特定沉积速率或满足阈值沉积速率的沉积速率来沉积IMD层312的材料，使得在开口402可以填充有IMD层312的材料之前，开口402被IMD层312封闭或密封。以此方式，在开口402中形成气隙或空隙，导致形成气隙反射结构322。在一些实施方式中，沉积工具102以在约每秒2埃(angstroms per second；A/S)至约300A/S范围内的沉积速率沉积IMD层312的材料，以使开口402被IMD层312封闭或密封，使得开口402不填充IMD层312的材料。
如图4C进一步所示，一或多个半导体处理工具可在IMD层312中形成金属化层314及触点316。在一些实施方式中，可使用沉积操作或电镀操作形成每一金属化层314及每一触点316。例如，电镀工具112可以在由电镀材料形成的阳极及阴极(例如，基材)之间施加电压。电压导致电流氧化阳极，进而导致自阳极释放电镀材料离子。多个电镀材料离子形成通过电镀槽流向基材的电镀液。电镀溶液到达基材并在IMD层312中及/或上沉积电镀材料以形成金属化层314及触点316。
在一些实施方式中，形成金属化层314及触点316可包含多个电镀操作。例如，可形成IMD层312的第一部分，并且可在IMD层312的第一部分中形成金属化层314a。可形成IMD层312的第二部分，并且可在IMD层312的第二部分中形成金属化层314b(及连接金属化层314a及金属化层314b的触点316)。可形成IMD层312的第三部分，并且可在IMD层312的第三部分中形成金属化层314c(及连接金属化层314b及金属化层314c的触点316)。IMD层312的第四部分可形成在金属化层314c上方以使金属化层314c电绝缘。
如图4D所示，一或多个半导体处理工具可在IMD层312上方及/或之上形成缓冲层310。例如，沉积工具102可在IMD层312上沉积缓冲层310。在一些实施方式中，沉积工具102可使用CVD技术、PVD技术、ALD技术或另一类型的沉积技术沉积缓冲层310。可使用缓冲层310将影像感测器300结合或附接至载体基材，使得可以在影像感测器300上执行背侧处理以在影像感测器300的背侧上形成一或多个层及/或结构(例如，在与形成有ILD层320的基材层324的一侧相对的基材层324的一侧上)。
如图4E所示，一或多个半导体处理工具可在基材层324中形成多个光电二极管326。例如，离子布植工具114可使用离子布植技术对基材层324的部分进行掺杂，以形成用于每一像素感测器202(像是，像素感测器202a及像素感测器202b)的光电二极管326。基材层324可掺杂有多种类型的离子以形成用于每一光电二极管326的p-n结。例如，基材层324可掺杂有n型掺杂剂以形成光电二极管626的第一部分(例如，n型部分)及p型掺杂剂以形成光电二极管326的第二部分(例如，p型部分)。在一些实施方式中，另一技术(像是漫射)用于形成光电二极管326。
一或多个半导体处理工具可在气隙反射结构322上方及/或之上形成光电二极管326。以此方式，气隙反射结构322经定位以将入射光的光子朝着光电二极管326反射(例如，此举减少了光子折射、漫射及/或散射至ILD层320及/或在光电二极管326下方的其他层)。
如图4F所示，可在基材层324中形成多个DTI结构328。特别地，可在像素感测器202的每一光电二极管326之间形成DTI结构328。例如，可在像素感测器202a的光电二极管326与像素感测器202b之间形成DTI结构328，可在像素感测器202a的光电二极管326与另一相邻的像素感测器202之间形成DTI结构328，可在像素感测器202b的光电二极管326与另一相邻的像素感测器202之间形成DTI结构328，以此类推。
在一些实施方式中，可使用一或多个半导体处理工具在基材层324中形成DTI结构328。例如，沉积工具102可在基材层324上形成光阻剂层，曝光工具104可将光阻剂层曝光于辐射源以图案化光阻剂层，显影工具106可显影及移除光阻剂层的部分以曝光图案，并且蚀刻工具108可蚀刻基材层324的部分以在基材层324中形成DTI结构328。在一些实施方式中，在蚀刻工具108蚀刻基材层324之后，光微影胶移除工具(例如，使用化学剥除器及/或另一技术)移除光微影胶层的剩余部分。
如图4F进一步所示，可在基材层324中及/或在一或多个光电二极管326中形成一或多个高吸收区域330。每一高吸收区域330可以由浅沟渠界定。多个相邻的高吸收区域330可以形成在基材层324及/或光电二极管326中被蚀刻或以其他方式形成的周期性或锯齿形结构。一或多个高吸收区域330可形成在基材层324的与DTI结构328相同的一侧，并且可使用与形成DTI结构328相关的上述类似技术及/或半导体制程来形成。
在一些实施方式中，像素阵列200中包含的每一像素感测器202包含一或多个高吸收区域330。在一些实施方式中，像素感测器202的子集包含一或多个高吸收区域330，并且自像素感测器202的另一子集省略一或多个高吸收区域330。
如图4G所示，ARC层332可形成在基材层324上方及/或之上，可形成在DTI结构328中，并且可形成在高吸收区域330中。特别地，半导体处理工具(例如，沉积工具102)可使用CVD技术、PVD技术、ALD技术或另一类型的沉积技术来沉积ARC层332。ARC层332可包含合适的材料，用于减少朝向光电二极管326投射的入射光的反射。在一些实施方式中，半导体处理工具可将ARC层332形成为在约200埃至约1000埃的范围内的厚度。
如图4H所示，一或多个DTI结构328及一或多个高吸收区域330可各自填充有氧化物材料。特别地，半导体处理工具(例如，沉积工具102)可沉积氧化物材料，使得氧化层334形成在DTI结构328中、高吸收区域330中以及基材层324上方。半导体加工工具可使用各种CVD技术及/或ALD技术(像是PECVD、HDP-CVD、SACVD或PEALD)沉积氧化物材料。
如图4I所示，可在金属屏蔽区域302中形成穿过氧化层334及ARC层332的多个开口404(或沟渠)，并且可在划线区域306中形成穿过氧化层334及ARC层332至基材层324的多个开口406(或沟渠)。可透过(例如，使用沉积工具102)将光阻剂涂覆至氧化层334、透过(例如，使用曝光工具104)将光阻剂曝光于辐射源而在光阻剂中形成图案、(例如，使用显影工具106)移除光阻剂的曝光部分或未曝光部分以及基于光阻剂的图案(例如，使用蚀刻工具108)蚀刻开口404及406穿过氧化层334及ARC层332至基材层324来形成开口404及406。
如图4J所示，金属屏蔽层336可形成在氧化层334上方及/或之上，以及形成在开口404及406中。金属屏蔽层336可以为金属屏蔽区域602及划线区域306中形成的组件及/或元件提供屏蔽。金属屏蔽层336可以由金属材料形成，像是金、银、铝、金属合金或类似金属。在一些实施方式中，半导体处理工具(例如，电镀工具112)可使用像是电镀(或电化学沉积)的电镀技术形成金属屏蔽层336。在多个实施例中，半导体处理工具可在由电镀材料形成的阳极及阴极(例如，基材)之间施加电压。电压导致电流氧化阳极，进而导致自阳极释放电镀材料离子。多个电镀材料离子形成穿过电镀槽流向影像感测器300的电镀溶液。电镀溶液到达影像感测器300，并将电镀材料离子沉积至氧化层334上以及开口404及406中以形成金属屏蔽层336。
如图4K所示，可形成穿过金属屏蔽层336及在接合垫区域304中的氧化层334的一部分的开口410(或沟渠)，并且可形成穿过金属屏蔽层336及在像素阵列200中的氧化层334的一部分的多个开口408(或沟渠)。可透过(例如，使用沉积工具102)将光阻剂涂覆至金属屏蔽层336、透过(例如，使用曝光工具104)将光阻剂曝光于辐射源而在光阻剂中形成图案、(例如，使用显影工具106)移除光阻剂的曝光部分或未曝光部分以及基于光阻剂的图案(例如，使用蚀刻工具108)蚀刻开口408及410至金属屏蔽层336及氧化层334的一部分来形成开口408及410。
如图4L所示，可在开口408及410中以及在金属屏蔽层336及氧化层334上方形成BSI氧化层338。特别地，半导体处理工具(例如，沉积工具102)可沉积氧化物材料(例如，氧化硅(silicon oxide；SiOx)或另一类型的氧化物)，从而使用各种CVD技术及/或ALD技术(像是PECVD、HDP-CVD、SACVD或PEALD)形成BSI氧化层338。
如图4M所示，BSI氧化层338可以被平坦化。特别地，半导体加工工具(例如，平坦化工具110)可以执行像是CMP的平坦化或研磨制程。CMP制程可包含将浆料(或研磨化合物)沉积至研磨垫上。包含影像感测器300的载体基材可以被安装至载体，当将载体基材压靠至研磨垫时，载体可旋转载体基材。浆料及研磨垫充当随着载体基材旋转而研磨或平坦化BSI氧化层338的研磨剂。研磨垫亦可旋转以确保将浆料连续施加至研磨垫上。
如图4N所示，可在接合垫区域304中形成开口412(或沟渠)。特别地，可形成穿过BSI氧化层338、金属屏蔽层336、氧化层334、ARC层332及基材层324至STI结构346的开口412。可透过(例如，使用沉积工具102)将光阻剂涂覆至BSI氧化层338、透过(例如，使用曝光工具104)将光阻剂曝光于辐射源而在光阻剂中形成图案、(例如，使用显影工具106)移除光阻剂的曝光部分或未曝光部分以及基于光阻剂的图案(例如，使用蚀刻工具108)蚀刻开口412来形成开口412。
如图4O所示，可在BSI氧化层338上方及开口412中的STI结构346上方形成缓冲氧化层340。特别地，半导体处理工具(例如，沉积工具102)可沉积氧化物材料(例如，氧化硅(silicon oxide；SiOx)或另一类型的氧化物)，从而使用各种CVD技术及/或ALD技术(像是PECVD、HDP-CVD、SACVD或PEALD)形成缓冲氧化层340。
如图4P所示，可在接合垫区域304的开口412中形成开口414(或通孔)。特别地，可形成穿过缓冲氧化层340、STI结构346及ILD层320至IMD层312中的金属化层314(例如，金属化层314a)的开口414。可透过(例如，使用沉积工具102)将光阻剂涂覆至缓冲氧化层340、透过(例如，使用曝光工具104)将光阻剂曝光于辐射源而在光阻剂中形成图案、(例如，使用显影工具106)移除光阻剂的曝光部分或未曝光部分以及基于光阻剂的图案(例如，使用蚀刻工具108)蚀刻开口414来形成开口414。
如图4Q所示，可在开口414中形成接合垫348。例如，半导体处理工具(例如，沉积工具102或电镀工具112)可在缓冲氧化层340上、STI结构346上级开口414中形成金属层(例如，铝层、金层、银层、金属合金层或另一类型的金属层)。可透过(例如，使用沉积工具102)将光阻剂涂覆至金属层、透过(例如，使用曝光工具104)将光阻剂曝光于辐射源而在光阻剂中形成图案、(例如，使用显影工具106)移除光阻剂的曝光部分或未曝光部分以及基于光阻剂的图案(例如，使用蚀刻工具108)蚀刻部分以形成接合垫348来移除金属层的部分。
如图4R所示，为像素阵列200中的像素感测器形成滤波层342。滤波层342可形成在缓冲氧化层340上方及/或之上。在一些实施方式中，半导体处理工具(例如，沉积工具102)可以使用CVD技术、PVD技术、ALD技术或另一类型的沉积技术来沉积滤波层342。如图4S所示，在滤波层342上方及/或之上形成包含多个微透镜的微透镜层344。微透镜层344可包含用于像素阵列200中包含的每一像素感测器202的相应的微透镜。
如上所述，提供了图4A至图4S作为实施例。其他实施例可能与参照图4A至图4S所描述的实施例不同。
图5为本文描述的例示性影像感测器500(或其一部分)的示意图。影像感测器500包含影像感测器的另一实施例，影像感测器包含在影像感测器的一或多个像素感测器的光电二极管下方的一或多个气隙反射结构，以反射原本会部分折射或散射通过光电二极管的底表面的光子。如图5所示，影像感测器500可包含与图3的影像感测器300类似的区域，像是像素阵列200、金属屏蔽区域502、接合垫区域504及划线区域506。像素阵列200可包含影像感测器500的像素感测器202，像是像素感测器202a及像素感测器202b。在一些实施方式中，影像感测器300包含比图5所示的像素感测器更多的像素感测器202或更少的像素感测器202。
如图5进一步所示，影像感测器500可包含与图3的影像感测器300相似的层及结构，像是缓冲层510、在缓冲层510上方及/或之上的ILD层520、在IMD层512中的多个金属化层514及多个触点516、在IMD层512上方及/或之上的USG层518、在IMD层512上方及/或之上的ILD层520、多个气隙反射结构522(例如，像素感测器202a中包含的一或多个气隙反射结构522a、像素感测器202b中包含的一或多个气隙反射结构522b，等等)及在ILD层520上方及/或之上的基材层524。此外，影像感测器500可包含在基材层524中用于每一像素感测器202的光电二极管526及DTI结构528、在基材层324中及一或多个光电二极管526中的一或多个高吸收区域330、在基材层524上方及/或之上的ARC层532、在ARC层532上方及/或之上的氧化层534、在氧化层534上方及/或之上的金属屏蔽层536、在氧化层534的部分及金属屏蔽层536上方及/或之上的BSI氧化层538、在BSI氧化层538上方及/或之上的缓冲氧化层540、在缓冲氧化层540上方及/或之上的滤波层542(例如，包含滤波器542a、滤波器542b及/或其他滤波器)及在滤波层542上方及/或之上的微透镜层544。此外，影像感测器500可包含可位于接合垫区域504中的ILD层520上方及/或之上的STI结构546及在STI结构546上方的接合垫区域504中并在缓冲氧化层540上方及/或之上的接合垫548。
如图5进一步所示，影像感测器500的IMD层512可包含可透过由沉积工具102及/或另一半导体处理工具执行的多个沉积操作形成的多个层或部分。多个层可包含形成在ILD层520上方及/或之上的第一层512a、形成在第一层512a上方及/或之上的第二层512b、形成在第二层512b上方及/或之上的第三层512c、形成在第三层512c上方及/或之上的第四层512d，等等。
此外，金属化层514及触点516可以形成为沉积操作的一部分以形成IMD层512的层，或者可在沉积操作之间形成。例如，金属化层514a及/或一或多个触点516(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第一层512a，及/或可在形成第一层512a的沉积操作与形成第二层512b的沉积操作之间形成。作为另一实施例，金属化层514b及一或多个触点516(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分以形成第二层512b，及/或可在形成第二层512b的沉积操作与形成第三层512c的沉积操作之间形成。作为另一实施例，金属化层514c及一或多个触点516(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第三层512c，及/或可在形成第三层512c的沉积操作与形成第四层512d的沉积操作之间形成。作为另一实施例，金属化层514d及一或多个触点516(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第四层512d，及/或可在形成第四层512d的沉积操作及形成缓冲层510的沉积操作之间形成。
如图5进一步所示，气隙反射结构522可以形成在IMD层512中(与ILD层520相反)。如图5中的实施例所示，气隙反射结构522可以形成并包含在IMD层512的第二层512b中。在一些实施方式中，气隙反射结构522可以形成并包含在IMD层512的其他层(像是，第一层512a)中。在一些实施方式中，气隙反射结构522可以形成并包含在IMD层512的多个层中。
影像感测器500可以使用上文结合图4A至图4S描述的类似技术及/或操作来形成。在一些实施方式中，透过(例如，使用沉积工具102)在ILD层520上方及/或之上沉积第一层512a、(例如，使用沉积工具102)在第一层512a上方及/或之上沉积第二层512b、(例如，使用沉积工具102、曝光工具104、显影工具106、蚀刻工具108及/或另一半导体处理工具)至少部分地在第二层512b中形成一或多个开口及在第三层512c的材料填充开口之前(例如，使用沉积工具102)以使开口封闭或密封的沉积速率在第二层512b上方及/或之上沉积第三层512c，在IMD层512中形成气隙反射结构522。
图5的影像感测器500中所示的组件、结构及/或层的数量及布置提供作为实施例。在实务中，影像感测器500可包含附加组件、结构及/或层；更少的组件、结构及/或层；不同的组件、结构及/或层；及/或与图5所示不同地布置的组件、结构及/或层。
图6为本文描述的例示性影像感测器600(或其一部分)的示意图。影像感测器600包含影像感测器的另一实施例，影像感测器包含在影像感测器的一或多个像素感测器的光电二极管下方的一或多个气隙反射结构，以反射原本会部分折射或散射通过光电二极管的底表面的光子。如图6所示，影像感测器600可包含与图3的影像感测器300类似的区域，像是像素阵列200、金属屏蔽区域602、接合垫区域604及划线区域606。像素阵列200可包含影像感测器600的像素感测器202，像是像素感测器202a及像素感测器202b。在一些实施方式中，影像感测器300包含比图6所示的像素感测器更多的像素感测器202或更少的像素感测器202。
如图6进一步所示，影像感测器600可包含与图3的影像感测器300相似的层及结构，像是缓冲层610、在缓冲层610上方及/或之上的ILD层620、在IMD层612中的多个金属化层614及多个触点616、在IMD层612上方及/或之上的USG层618、在IMD层612上方及/或之上的ILD层620、多个气隙反射结构622(例如，像素感测器202a中包含的一或多个气隙反射结构622a、像素感测器202b中包含的一或多个气隙反射结构622b，等等)及在ILD层620上方及/或之上的基材层624。此外，影像感测器600可包含在基材层624中用于每一像素感测器202的光电二极管626及DTI结构628、在基材层324中及一或多个光电二极管626中的一或多个高吸收区域330、在基材层624上方及/或之上的ARC层632、在ARC层632上方及/或之上的氧化层634、在氧化层634上方及/或之上的金属屏蔽层636、在氧化层634的部分及金属屏蔽层636上方及/或之上的BSI氧化层638、在BSI氧化层638上方及/或之上的缓冲氧化层640、在缓冲氧化层640上方及/或之上的滤波层642(例如，包含滤波器642a、滤波器642b及/或其他滤波器)及在滤波层642上方及/或之上的微透镜层644。此外，影像感测器600可包含可位于接合垫区域604中的ILD层620上方及/或之上的STI结构646及在STI结构646上方的接合垫区域604中并在缓冲氧化层640上方及/或之上的接合垫648。
如图6进一步所示，影像感测器600的IMD层612可包含可透过由沉积工具102及/或另一半导体处理工具执行的多个沉积操作形成的多个层或部分。多个层可包含形成在ILD层620上方及/或之上的第一层612a、形成在第一层612a上方及/或之上的第二层612b、形成在第二层612b上方及/或之上的第三层612c、形成在第三层612c上方及/或之上的第四层612d，等等。
此外，金属化层614及触点616可以形成为沉积操作的一部分以形成IMD层612的层，或者可在沉积操作之间形成。例如，金属化层614a及/或一或多个触点616(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第一层612a，及/或可在形成第一层612a的沉积操作与形成第二层612b的沉积操作之间形成。作为另一实施例，金属化层614b及一或多个触点616(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分以形成第二层612b，及/或可在形成第二层612b的沉积操作与形成第三层612c的沉积操作之间形成。作为另一实施例，金属化层614c及一或多个触点616(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第三层612c，及/或可在形成第三层612c的沉积操作与形成第四层612d的沉积操作之间形成。作为另一实施例，金属化层614d及一或多个触点616(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第四层612d，及/或可在形成第四层612d的沉积操作及形成缓冲层610的沉积操作之间形成。
如图6进一步所示，气隙反射结构622的第一子集(例如，气隙反射结构622a)可以形成在ILD层620中，并且气隙反射结构622的第二子集(例如，气隙反射结构622b)可以形成在IMD层612中(例如，在IMD层612的一或多层中)。以此方式，影像感测器600的像素感测器202的第一子集可包含ILD层620中的气隙反射结构，并且影像感测器600的像素感测器202的第二子集可包含IMD层612中的气隙反射结构。在一些实施方式中，基于各种因素，像是目标量子效率，用于气隙反射结构622的IMD层612或ILD层620中的空间可用性及/或其他因素，气隙反射结构622可包含在用于像素感测器202的IMD层612或ILD层620中。
图6的影像感测器600中所示的组件、结构及/或层的数量及布置提供作为实施例。在实务中，影像感测器600可包含附加组件、结构及/或层；更少的组件、结构及/或层；不同的组件、结构及/或层；及/或与图6所示不同地布置的组件、结构及/或层。
图7为本文描述的例示性影像感测器700(或其一部分)的示意图。影像感测器700包含影像感测器的另一实施例，影像感测器包含在影像感测器的一或多个像素感测器的光电二极管下方的一或多个气隙反射结构，以反射原本会部分折射或散射通过光电二极管的底表面的光子。如图7所示，影像感测器700可包含与图3的影像感测器300类似的区域，像是像素阵列200、金属屏蔽区域702、接合垫区域704及划线区域706。像素阵列200可包含影像感测器700的像素感测器202，像是像素感测器202a及像素感测器202b。在一些实施方式中，影像感测器300包含比图7所示的像素感测器更多的像素感测器202或更少的像素感测器202。
如图7进一步所示，影像感测器700可包含与图3的影像感测器300相似的层及结构，像是缓冲层710、在缓冲层710上方及/或之上的IMD层712、在IMD层712中的多个金属化层714及多个触点716、在IMD层712上方及/或之上的USG层718、在IMD层712上方及/或之上的ILD层720、多个气隙反射结构722及在ILD层720上方及/或之上的基材层724。此外，影像感测器700可包含在基材层724中用于每一像素感测器202的光电二极管726及DTI结构728、在基材层324中及一或多个光电二极管726中的一或多个高吸收区域330、在基材层724上方及/或之上的ARC层732、在ARC层732上方及/或之上的氧化层734、在氧化层734上方及/或之上的金属屏蔽层736、在氧化层734的部分及金属屏蔽层736上方及/或之上的BSI氧化层738、在BSI氧化层738上方及/或之上的缓冲氧化层740、在缓冲氧化层740上方及/或之上的滤波层742(例如，包含滤波器742a、滤波器742b及/或其他滤波器)及在滤波层742上方及/或之上的微透镜层744。此外，影像感测器700可包含可位于接合垫区域704中的ILD层720上方及/或之上的STI结构746及在STI结构746上方的接合垫区域704中并在缓冲氧化层740上方及/或之上的接合垫748。
如图7进一步所示，影像感测器700的IMD层712可包含可透过由沉积工具102及/或另一半导体处理工具执行的多个沉积操作形成的多个层或部分。多个层可包含形成在ILD层720上方及/或之上的第一层712a、形成在第一层712a上方及/或之上的第二层712b、形成在第二层712b上方及/或之上的第三层712c、形成在第三层712c上方及/或之上的第四层712d，等等。
此外，金属化层714及触点716可以形成为沉积操作的一部分以形成IMD层712的层，或者可在沉积操作之间形成。例如，金属化层714a及/或一或多个触点716(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第一层712a，及/或可在形成第一层712a的沉积操作与形成第二层712b的沉积操作之间形成。作为另一实施例，金属化层714b及一或多个触点716(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分以形成第二层712b，及/或可在形成第二层712b的沉积操作与形成第三层712c的沉积操作之间形成。作为另一实施例，金属化层714c及一或多个触点716(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第三层712c，及/或可在形成第三层712c的沉积操作与形成第四层712d的沉积操作之间形成。作为另一实施例，金属化层714d及一或多个触点716(例如，透过沉积工具102、电镀工具112及/或另一半导体处理工具)可以形成为沉积操作的一部分，以形成第四层712d，及/或可在形成第四层712d的沉积操作及形成缓冲层710的沉积操作之间形成。
如图7进一步所示，影像感测器700中包含的一或多个像素感测器202可包含多组气隙反射结构722。例如，像素感测器202a可包含像素感测器202a的光电二极管726下方的ILD层720中的第一组一或多个气隙反射结构722a，及包含在第一组一或多个气隙反射结构722a下方的IMD层712中的第二组一或多个气隙反射结构722b。作为另一实施例，像素感测器202b可包含像素感测器202b的光电二极管726下方的ILD层720中的第三组一或多个气隙反射结构722c，及包含在第三组一或多个气隙反射结构722c下方的IMD层712中的第四组一或多个气隙反射结构722d。第一组一或多个气隙反射结构722a及第三组一或多个气隙反射结构722c在ILD层720中可相邻。第二组一或多个气隙反射结构722b及第四组一或多个气隙反射结构722d在IMD层712中可相邻。
在用于像素感测器202的ILD层720中包含一组气隙反射结构722，以及在用于像素感测器202的IMD层712中包含另一组气隙反射结构722，可以进一步提高像素感测器202的量子效率。以此方式，可折射、漫射及/或散射通过像素感测器202的光电二极管726的入射光的光子不被ILD层720中的气隙反射结构722反射，但仍可由IMD层712中的气隙反射结构722向上朝着光电二极管726反射，此举增加了像素感测器202的入射光的吸收。
图7的影像感测器700中所示的组件、结构及/或层的数量及布置提供作为实施例。在实务中，影像感测器700可包含附加组件、结构及/或层；更少的组件、结构及/或层；不同的组件、结构及/或层；及/或与图7所示不同地布置的组件、结构及/或层。
图8为本文描述的例示性气隙反射结构构造的示意图。特别地，图8示出了可包含在影像感测器300、影像感测器500、影像感测器600、影像感测器700及/或一或多个其他影像感测器中的像素感测器202的例示性气隙反射结构组态的俯视图。如图8所示，例示性气隙反射结构组态810可包含延伸至影像感测器的ILD层中或影像感测器的IMD层中的多个孔820。孔820可以大致对称的格栅布局布置在像素感测器202的光电二极管326下方，并且可用以将光的光子向上朝着光电二极管326反射。在一些实施方式中，孔820的对称格栅布局可包含更多的孔820或更少的孔820。在一些实施方式中，除其他实施例外，孔820可以另一对称组态来布置，像是反射对称组态、旋转对称组态或平移对称组态。
如图8进一步所示，另一例示性气隙反射结构组态830可包含呈非对称(不对称)布置的多个孔820。孔820可以重复图案(例如，在一列四个孔820及一列5五个孔820之间交替的图案)、非标准布局或另一类型的布局来布置。
如图8进一步所示，另一例示性气隙反射结构组态840可包含多个沟渠850。沟渠850可成列布置在像素感测器202的光电二极管326下方。沟渠850可均匀地间隔、可非均匀地间隔或其组合。沟渠850可以具有相同的长度、可以具有不同的长度，或其组合。
如图8进一步所示，另一例示性气隙反射结构组态860可包含多个第一沟渠850及多个第二沟渠870。第一沟渠850可成列布置，并且第二沟渠870可成列布置并可在大致垂直于多个沟渠850的方向上延伸。在一些实施方式中，多个第一沟渠850可相对于多个第二沟渠870以一定角度斜向地延伸(例如，使得多个第一沟渠850及多个第二沟渠870不为对角线的)。
如上所述，图8提供作为一或多个实施例。其他实施例可以与关于图8描述的实施例不同。例如，用于像素感测器202的气隙反射结构组态的其他实施例可包含更多的孔、更少的孔、不同地布置的孔、更多的沟渠、更少的沟渠、不同地布置的沟渠、孔及沟渠的组合(及/或其他形状的气隙反射结构)或其组合。在一些实施方式中，可以基于像素感测器202的尺寸、基于像素感测器202的一或多个效能参数及/或基于其他参数来选择特定的气隙反射结构组态。
图9为元件900的例示性组件的示意图。在一些实施方式中，半导体处理工具102-116中的一或多者可包含一或多个元件900及/或元件900的一或多个组件。如图9所示，元件900可包含总线910、处理器920、记忆体930、储存组件940、输入组件950、输出组件960及通讯组件970。
总线910包含使得能够在元件900的组件之间进行有线及/或无线通讯的组件。处理器920包含中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可程序逻辑门阵列、特殊应用集成电路及/或另一类型的处理组件。处理器920以硬件、固件或硬件及软件的组合来实现。在一些实施方式中，处理器920包含能够程序化以执行功能的一或多个处理器。记忆体930包含随机存取记忆体、只读记忆体及/或另一类型的记忆体(例如，快闪记忆体、磁记忆体及/或光记忆体)。
储存组件940储存与元件900的操作有关的信息及/或软件。例如，储存组件940可包含硬盘驱动器、磁盘驱动器、光盘驱动器、固态磁盘驱动器、光盘、数字多功光盘及/或另一类型的非暂时性计算机可读媒体。输入组件950使元件900能够接收输入，像是用户输入及/或感测输入。例如，输入组件950可包含触控屏幕、键盘、小键盘、鼠标、按钮、麦克风、开关、感测器、全球定位系统组件、加速计、陀螺仪及/或致动器。输出组件960使元件900能够像是经由显示器、扬声器及/或一或多个发光二极管来提供输出。通讯组件970使元件900能够像是经由有线连接及/或无线连接与其他元件通讯。例如，通讯组件970可包含接收器、发射器、收发器、调制解调器、网络接口卡及/或天线。
元件900可执行本文描述的一或多个制程。例如，非暂时性计算机可读媒体(例如，记忆体930及/或储存组件940)可储存指令集(例如，一或多个指令、码、软件码、程序码等)由处理器920执行。处理器920可执行指令集以执行本描述的一或多个制程。在一些实施方式中，由一或多个处理器920执行指令集使一或多个处理器920及/或元件900执行本文描述的一或多个制程。在一些实施中，可以代替或与指令结合使用固线式电路来执行本文描述的一或多个制程。因此，本文描述的实施方式不限于硬件电路及软件的任何特定组合。
图9所示的组件的数量及布置提供作为实施例。与图9中所示相比，元件900可包含附加组件、更少的组件、不同的组件或不同布置的组件。另外或替代地，元件900的一组组件(例如，一或多个组件)可执行被描述为由元件900的另一组组件执行的一或多个功能。
图10为与形成影像感测器相关联的例示性制程1000的流程图。在一些实施方式中，可由一或多个半导体处理工具(例如，一或多个半导体处理工具102-116)执行图10的一或多个处理方块。另外或替代地，图10的一或多个处理方块可以由元件900的一或多个组件执行，像是处理器920、记忆体930、储存组件940、输入组件950、输出组件960及/或通讯组件970。
如图10所示，制程1000可包含对于包含在影像感测器中的像素阵列的像素感测器202，形成穿过影像感测器的USG层并在影像感测器的ILD层中的多个开口(方块1010)。例如，一或多个半导体处理工具(例如，沉积工具102、曝光工具104、显影工具106、蚀刻工具108及/或另一半导体处理工具)可以形成用于包含在影像感测器(300、500、600、700)中的像素阵列(200)的像素感测器(202)的穿过影像感测器的USG层(318、518、618、718)及影像感测器的ILD层(320、520、620、720)的多个开口(402a、402b)，如上所述。
如图10进一步所示，制程1000可包含在USG层上形成IMD层，其中IMD层封闭多个开口以形成像素感测器的多个气隙反射结构(方块1020)。例如，如上所述，半导体处理工具(例如，沉积工具102)可在USG层(318、518、618、718)上形成IMD层(312、512、612、712)。在一些实施方式中，IMD层(312、512、612、712)封闭多个开口(402a、402b)以形成像素感测器(202)的多个气隙反射结构(322、522、622、722)。
如图10进一步所示，制程1000可包含在ILD层上方的硅层中形成光电二极管，其中在多个气隙反射结构上方形成光电二极管(方块1030)。例如，如上所述，半导体处理工具(例如，离子布植工具114)可在ILD层(320、520、620、720)上方的硅层(324、524、624、724)中形成光电二极管(326、526、626、726)。在一些实施方式中，在多个气隙反射结构(322、522、622、722)上方形成光电二极管(326、526、626、726)。
制程1000可包含附加实施方式，像是以下描述的及/或结合本文其他各处描述的一或多个其他制程的任何单一实施方式或实施方式的任何组合。
在第一实施方式中，形成多个开口(402a、402b)包含基于像素感测器(202)的尺寸形成多个开口(402a、402b)的数量。在第二实施方式中，单独地或与第一实施方式组合，形成多个开口(402a、402b)包含基于像素感测器(202)的尺寸或待形成用于像素感测器(202)的气隙反射结构(322、522、622、722)的数量中的至少一者将多个开口(402a、402b)中的每一者形成为特定深度或特定宽度中的至少一者。
在第三实施方式中，单独地或与第一及第二实施方式中的一或多者组合，多个气隙反射结构(322、522、622、722)包含多个第一气隙反射结构(722a)，并且制程1000包含以下步骤：(例如，使用沉积工具102、曝光工具104、显影工具106、蚀刻工具108及/或另一半导体处理工具)在用于像素阵列的第二像素感测器(202b)的ILD层(720)中形成多个第二气隙反射结构(722b)，其中多个第二气隙反射结构(722b)与多个第一气隙反射结构(722a)相邻；(例如，使用沉积工具102、曝光工具104、显影工具106、蚀刻工具108及/或另一半导体处理工具)在IMD层(712)中形成多个第三气隙反射结构(722c)，其中多个第三气隙反射功能结构(722c)位于多个第一气隙反射结构(722a)下方；及在IMD层(712)中形成多个第四气隙反射结构(722d)，其中多个第四气隙反射结构(722d)位于多个第二气隙反射结构(722b)下方。
在第四实施方式中，单独地或与第一至第三实施方式中的一或多者组合，制程1000包含以下步骤：(例如，使用沉积工具102、曝光工具104、显影工具106、蚀刻工具108及/或另一半导体处理工具)在硅层(324、524、624、724)中的光电二极管(326、526、626、726)的第一侧上形成第一DTI结构(328、528、628、728)；及(例如，使用沉积工具102、曝光工具104、显影工具106、蚀刻工具108及/或另一半导体处理工具)在硅层(324、524、624、724)中的光电二极管(326、526、626、726)的第二侧(328、528、628、728)上形成第二DTI结构。在第五实施方式中，单独地或与第一至第四实施方式中的一或多者组合，制程1000包含(例如，使用沉积工具102、曝光工具104、显影工具106、蚀刻工具108及/或另一半导体处理工具)在光电二极管(326、526、626、726)及硅层(324、524、624、724)中形成多个高吸收区域(330、530、630、730)。
尽管图10示出了制程1000的例示性方块，但在一些实现中，制程1000可包含比图10所示方块更多的方块、更少的方块、不同的方块或不同布置的方块。另外或替代地，可并行执行制程1000的两个或更多个方块。
以此方式，像素阵列可包含位于像素感测器的光电二极管下方的气隙反射结构，以反射光子，否则光子将部分折射或散射通过光电二极管的底表面。气隙反射结构可将光子向上朝着光电二极管反射，使得光子可被光电二极管吸收。此举可能增加由光电二极管吸收的光子的数量，可提高像素感测器及像素阵列的量子效率。
如以上更详细描述，本文描述的一些实施方式提供了像素阵列。像素阵列包含多个像素感测器。多个像素感测器中的像素感测器包含位于像素阵列的硅层中的光电二极管。像素感测器包含位于光电二极管下方并在硅层下方的ILD层中的一或多个气隙反射结构。
在一些实施方式中，一或多个气隙反射结构配置以将入射光向上朝着光电二极管反射。在一些实施方式中，一或多个气隙反射结构的气隙反射结构的深度与气隙反射结构的宽度之间的深宽比大于约2。在一些实施方式中，一或多个气隙反射结构包含以非对称组态布置的多个孔。在一些实施方式中，一或多个气隙反射结构包含以近似对称格栅布置的多个孔。在一些实施方式中，一或多个气隙反射结构包含多个沟渠。在一些实施方式中，一或多个气隙反射结构包含：多个第一沟渠；及多个第二沟渠，多个第二沟渠垂直于并与多个第一沟渠相交。
如以上更详细描述，本文描述的一些实施方式提供像素阵列。像素阵列包含第一像素感测器，第一像素感测器包含像素阵列的硅层中的第一光电二极管。第一像素感测器包含位于第一光电二极管下方并在硅层下方的ILD层或在ILD层下方的IMD层中的多个第一气隙反射结构。像素阵列包含第二像素感测器，第二像素感测器包含硅层中的第二光电二极管。第二像素感测器包含第二光电二极管下方并在ILD层或IMD层中的多个第二气隙反射结构。
在一些实施方式中，多个第一气隙反射结构及多个第二气隙反射结构位于ILD层中。在一些实施方式中，像素阵列进一步包含：多个第三气隙反射结构，位于IMD层中并在多个第一气隙反射结构下方。在一些实施方式中，像素阵列进一步包含：多个第四气隙反射结构，位于IMD层中并在多个第二气隙反射结构下方。在一些实施方式中，多个第一气隙反射结构及多个第二气隙反射结构位于IMD层中。在一些实施方式中，多个第一气隙反射结构及多个第二气隙反射结构与IMD层中的第二金属化层相邻。在一些实施方式中，多个第一气隙反射结构位于ILD层中；并且多个第二气隙反射结构位于IMD层中。
如以上更详细描述，本文描述的一些实施方式提供了一种像素阵列的形成方法，包含对于包含在影像感测器中的像素阵列的像素感测器，形成穿过影像感测器的USG层并在影像感测器的ILD层中的多个开口。方法包含在USG层上形成IMD层，其中IMD层封闭多个开口以形成像素感测器的多个气隙反射结构。方法包含在ILD层上方的硅层中形成光电二极管，其中在多个气隙反射结构上方形成光电二极管。
在一些实施方式中，形成多个开口的步骤包含以下步骤：基于像素感测器的尺寸形成多个开口的数量。在一些实施方式中，形成多个开口的步骤包含以下步骤：基于以下至少一者将多个开口中的每一者形成为特定深度或特定宽度中的至少一者：像素感测器的尺寸，或待形成用于像素感测器的多个气隙反射结构的数量。在一些实施方式中，多个气隙反射结构包含多个第一气隙反射结构；并且像素阵列的形成方法进一步包含以下步骤：在ILD层中形成多个第二气隙反射结构，以用于像素阵列的第二像素感测器，其中多个第二气隙反射结构与多个第一气隙反射结构相邻；在IMD层中形成多个第三气隙反射结构，其中多个第三气隙反射结构位于多个第一气隙反射结构下方；及在IMD层中形成多个第四气隙反射结构，其中多个第四气隙反射结构位于多个第二气隙反射结构下方。在一些实施方式中，像素阵列的形成方法进一步包含以下步骤：在硅层中的光电二极管的第一侧上形成第一深沟渠隔离(DTI)结构；及在硅层中的光电二极管的第二侧上形成第二DTI结构。在一些实施方式中，像素阵列的形成方法进一步包含以下步骤：在光电二极管及硅层中形成多个高吸收区域。
上文概述了数个实施例的特征，使得本领域技术人员可以更好地理解本揭示内容的各态样。本领域技术人员应理解，本领域技术人员可以容易地将本揭示内容用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。本领域技术人员亦应认识到，该些等效构造不脱离本揭示内容的精神及范畴，并且在不脱离本揭示内容的精神及范畴的情况下，该些等效构造可以进行各种改变、替代及变更。

Claims (10)

1.一种像素阵列，其特征在于，包含：
多个像素感测器，所述多个像素感测器中的一像素感测器包含：
一光电二极管，位于该像素阵列的一硅层中；及
一或多个气隙反射结构，位于该光电二极管下方并位于该硅层下方的一层间介电质层中。
2.如权利要求1所述的像素阵列，其特征在于，该一或多个气隙反射结构配置以将入射光向上朝着该光电二极管反射。
3.如权利要求1所述的像素阵列，其特征在于，该一或多个气隙反射结构的一气隙反射结构的一深度与该气隙反射结构的一宽度之间的一深宽比大于2。
4.如权利要求1所述的像素阵列，其特征在于，该一或多个气隙反射结构包含以一非对称组态布置的多个孔。
5.如权利要求1所述的像素阵列，其特征在于，该一或多个气隙反射结构包含以一近似对称格栅布置的多个孔。
6.如权利要求1所述的像素阵列，其特征在于，该一或多个气隙反射结构包含多个沟渠。
7.如权利要求1所述的像素阵列，其特征在于，该一或多个气隙反射结构包含：
多个第一沟渠；及
多个第二沟渠，所述多个第二沟渠垂直于并与所述多个第一沟渠相交。
8.一种像素阵列，其特征在于，包含：
一第一像素感测器，包含：
一第一光电二极管，位于该像素阵列的一硅层中；及
多个第一气隙反射结构，位于该第一光电二极管下方并位于以下层中：
一层间介电质层，位于该硅层下方，或
一金属间介电质层，位于该层间介电质层下方；及
一第二像素感测器，包含：
一第二光电二极管，位于该硅层中；及
多个第二气隙反射结构，位于该第二光电二极管下方并位于以下层中：
该层间介电质层，或
该金属间介电质层。
9.如权利要求8所述的像素阵列，其特征在于，所述多个第一气隙反射结构及所述多个第二气隙反射结构位于该层间介电质层中。
10.一种像素阵列的形成方法，其特征在于，包含以下步骤：
对于包含在一影像感测器中的一像素阵列的一像素感测器，形成穿过该影像感测器的一未掺杂硅酸盐玻璃层并在该影像感测器的一层间介电质层中的多个开口；
在该未掺杂硅酸盐玻璃层上形成一金属间介电质层，
其中该金属间介电质层封闭所述多个开口以形成该像素感测器的多个气隙反射结构；及
在该层间介电质层上方的一硅层中形成一光电二极管，
其中该光电二极管形成在所述多个气隙反射结构上方。
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