CN113921050A

CN113921050A - 一种基于aes存内译码的查表电路、存储器和方法

Info

Publication number: CN113921050A
Application number: CN202111078741.8A
Authority: CN
Inventors: 张悦; 王进凯; 王宏羽; 赵巍胜
Original assignee: Beihang University
Current assignee: Beihang University
Priority date: 2021-09-15
Filing date: 2021-09-15
Publication date: 2022-01-11

Abstract

本发明实施例提供了一种基于AES存内译码的查表电路、存储器和方法，所述电路包括：电压/时间差转换电路、数据输出电路和译码电路；电压/时间差转换电路用于对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电，根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号；数据输出电路用于根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号；译码电路用于根据两个存内译码单元分别输出的逻辑信号，生成查表地址，在不限制数据传输的带宽的情况下能够有效降低查表电路的时间和功耗。

Description

一种基于AES存内译码的查表电路、存储器和方法

技术领域

本发明涉及查表电路技术领域，尤其涉及一种基于AES存内译码的查表电路、存储器和方法。

背景技术

相关技术中用于高级加密标准(Advanced Encryption Standard，简称：AES)的查表电路是存储与数据分离的，处理查找部分的逻辑单元与内存是分离的。在执行阶段根据指令从内存中获取数据输入到译码电路中进行译码，然后再根据所得结果在替代盒(Substitution-box，简称：S盒)中进行查找。这种结构虽然提高了计算系统的计算能力，但是其限制了数据传输的带宽，同时计算过程中也会产生较长的延时和功耗。

发明内容

本发明的一个目的在于提供一种基于AES存内译码的查表电路，在不限制数据传输的带宽的情况下能够有效降低查表电路的时间和功耗。本发明的再一个目的在于提供一种存储器。本发明的另一个目的在于提供一种基于AES存内译码的查表方法。

为了达到以上目的，本发明一方面公开了一种基于AES存内译码的查表电路，包括：

电压/时间差转换电路、数据输出电路和译码电路；

电压/时间差转换电路用于对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电，根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号；

数据输出电路用于根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号；

译码电路用于根据两个存内译码单元分别输出的逻辑信号，生成查表地址。

优选的，电压/时间差转换电路包括放电控制单元和反相器；

放电控制单元用于对两个存储单元所连接的字线施加不同电压使两个存储单元以不同的放电速度放电，形成与两个存储单元的阻态和放电速度对应的放电电压；

反相器用于当放电电压达到预设的电压阈值时，输出对应上升时间的使能信号。

优选的，放电控制单元包括两个放电子单元；

其中，每个放电子单元包括第一放电电路、第二放电电路和电压输出电路；

第一放电电路包括第一电源端、第一开关元件、至少一个第一存储单元和第二开关元件；

第二放电电路包括第二电源端、第三开关元件、至少一个第二存储单元和第四开关元件；

电压输出电路包括第五开关元件和第六开关元件；

第一开关元件的控制端与输入第一预充信号的位线连接，第一端与第一电源端连接，第二端与第二开关元件的第一端连接；

第二开关元件的控制端与输入第一放电信号的字线连接，第二端与第一存储单元的信号输入端连接；

至少一个第一存储单元的信号输出端与电压输出电路连接；

第三开关元件的控制端与输入第二预充信号的位线连接，第一端与第二电源端连接，第二端与第四开关元件的第一端连接；

第四开关元件的控制端与输入第二放电信号的字线连接，第二端与第二存储单元的信号输入端连接；

至少一个第二存储单元的信号输出端与电压输出电路连接；

第五开关元件和第六开关元件的控制端与第三电源端连接；

第五开关元件的第一端与第一存储单元的信号输出端连接，第二端与输出使能信号的电压输出端连接；

第六开关元件的第一端与第二存储单元的信号输出端连接，第二端与输出使能信号的电压输出端连接；

第一开关元件响应于第一预充信号而导通以使第二开关元件的第一端与第一电源端导通，第二开关元件响应于第一放电信号而导通以使第一存储单元在第一电源端的作用下放电；

第三开关元件响应于第二预充信号而导通以使第四开关元件的第一端与第二电源端导通，第四开关元件响应于第二放电信号而导通以使第二存储单元在第二电源端的作用下放电。

优选的，电压/时间差转换电路还包括缓冲器；

缓冲器的第一端与反相器连接，第二端与数据输出电路连接；

缓冲器用于增强反相器输出的使能信号。

优选的，数据输出电路包括第一存内译码单元和第二存内译码单元；

第一存内译码单元和第二存内译码单元包括第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端以及第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端；

第一存内译码单元和第二存内译码单元的第一信号输入端分别与两个放电子单元的电压输出端连接；

第一存内译码单元和第二存内译码单元的第二信号输入端、第三信号输入端和第四信号输入端分别用于接收与第一电压上升时间对应的第一脉冲信号、与第二电压上升时间对应的第二脉冲信号和与第三电压上升时间对应的第三脉冲信号；

第一存内译码单元和第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端用于输出与使能信号的上升时间对应的逻辑信号，使能信号的上升时间为第一电压上升时间、第二电压上升时间、第三电压上升时间或非第一电压上升时间、非第二电压上升时间和非第三电压上升时间的第四电压上升时间。

优选的，译码电路用于将第一存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端中每一个信号输出端输出的逻辑信号分别与第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出的逻辑信号进行“与”运算，得到查表地址。

本发明还公开了一种存储器，包括多个存储单元和如上所述的基于AES存内译码的查表电路。

本发明还公开了一种基于AES存内译码的查表方法，包括：

对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电；

根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号；

根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号；

根据两个存内译码单元分别输出的逻辑信号，生成查表地址。

优选的，存储单元包括第一存储单元和第二存储单元；

在根据对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电之前，还包括：

控制第一开关元件响应于第一预充信号而导通以使第二开关元件的第一端与第一电源端导通，第二开关元件响应于第一放电信号而导通以使第一存储单元在第一电源端的作用下放电；

控制第三开关元件响应于第二预充信号而导通以使第四开关元件的第一端与第二电源端导通，第四开关元件响应于第二放电信号而导通以使第二存储单元在第二电源端的作用下放电。

优选的，根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号，包括：

对两个存储单元所连接的字线施加不同电压使两个存储单元以不同的放电速度放电，形成与两个存储单元的阻态和放电速度对应的放电电压；

当放电电压达到预设的电压阈值时，输出对应上升时间的使能信号。

优选的，存内译码单元包括第一存内译码单元和第二存内译码单元；

根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号，包括：

通过第一存内译码单元和第二存内译码单元的第二信号输入端、第三信号输入端和第四信号输入端分别接收与第一电压上升时间对应的第一脉冲信号、与第二电压上升时间对应的第二脉冲信号和与第三电压上升时间对应的第三脉冲信号；

通过第一存内译码单元和第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出与使能信号对应的逻辑信号，使能信号的上升时间为第一电压上升时间、第二电压上升时间、第三电压上升时间或非第一电压上升时间、非第二电压上升时间和非第三电压上升时间的第四电压上升时间。

优选的，存内译码单元包括第一存内译码单元和第二存内译码单元，第一存内译码单元和第二存内译码单元包括第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端；

根据两个存内译码单元分别输出的逻辑信号，生成查表地址，包括：

将第一存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端中每一个信号输出端输出的逻辑信号分别与第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出的逻辑信号进行“与”运算，得到查表地址。

本发明提供的一种基于AES存内译码的查表电路，包括电压/时间差转换电路、数据输出电路和译码电路；电压/时间差转换电路用于对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电，根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号；数据输出电路用于根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号；译码电路用于根据两个存内译码单元分别输出的逻辑信号，生成查表地址，在不限制数据传输的带宽的情况下能够有效降低查表电路的时间和功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种基于AES存内译码的查表电路的模块示意图；

图2为本发明实施例提供的一种基于AES存内译码的查表电路的电路结构图；

图3为本发明实施例提供的一种放电子单元和数据输出电路部分的电路结构图；

图4为本发明实施例提供的一种查表电路的时序波形图；

图5为本发明实施例提供的又一种基于AES存内译码的查表电路的电路结构图；

图6为本发明实施例提供的一种基于AES存内译码的查表方法的流程图；

图7为本发明实施例提供的又一种基于AES存内译码的查表方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

随着现代通信技术和信息技术的快速发展，信息系统已成为人类社会的基础设施，支撑着人类生活的各个方面。与此同时，由于信息在存储传输处理过程中往往是在开放的通信系统中进行的，容易受到窃取、篡改等安全威胁，信息安全问题变得日益严峻。通过密码算法对信息进行加密可以在一定程度上提高信息安全性，密码算法可以通过硬件实现，也可以通过软件实现。软件加密具有灵活性高、可移植性好等优点，缺点是加密速度低，由于运行环境的开放性，加密信息容易被窃取。与软件加密相比，硬件加密技术具有更高的物理安全性和加密速度，具有更广阔的应用前景。高级加密标准(Advanced EncryptionStandard，简称：AES)电路在许多领域中得到了广泛的应用，然而在低成本、低功耗、资源受限的硬件平台上实现AES算法给电路设计带来了新的挑战。相关技术中，提出了基于组合逻辑的替代盒(Substitution-box，简称：S盒)的设计方案和显示查找表(Look-Up-Table，简称：LUT)查找表电路两种方案。

下面分别对相关技术提出的两种方案进行分析：

对于一种基于组合逻辑的S盒的设计方案，其中涉及字节变换。字节变换是一个非线性的、可逆的子字节的替换过程，它使用S盒中数据替换状态矩阵的每个字节。S盒用于模糊密钥和密文之间的关系，通过S盒实现字节变换过程的8-b输入和8-b输出的组合逻辑结构。对于整个实现过程，数据矩阵的每个字节分别从八个分布式数据结构的组织中获得，并输入到S盒，从而得到最终的输出结果。但该结构仅在8-b输入和8-b输出的组合逻辑实现过程中实现了较小的开销，而且由于每次只能向S盒输入1B，所以子字节转换的过程只能顺序进行，这需要很长时间。为了加速子字节的转换，就需要添加更多的S盒组合逻辑来支持并行子字节的执行。但添加这种结构的同时需要考虑多个S盒引入的硬件开销；另外，数据输入和在S盒内进行译码需要在两个时钟周期内完成，会产生较长的延时。

对于一种LUT查找表电路，这种查找表电路可以用于S盒的实现。m输入的LUT电路有2^m×1的存储块，其中存储了m输入布尔逻辑函数的真值表，其中，m为正整数。LUT电路中的存储块存储有布尔逻辑函数的输入对应的输出。但该结构主要由存储单元、译码多路复用器和外围电路组成来实现LUT电路查找表的功能，虽然实现简单，但相对增加了电路寻址的时间和功耗。当LUT结构用于AES算法中S盒的实现时，数据要从外围电路中读取然后进行译码，因此数据存储和数据使用是分离的。当数据输入时，读取数据和译码需要在两个时钟周期内完成，增加了电路寻址的时间。

综上所述，目前用于AES的查表电路都是内存与处理器分离的，这种结构虽然提高了计算系统的计算能力，但是其限制了数据传输的带宽，同时计算过程中也会产生较长的延时和功耗。

因此，本发明提出了通过存内计算(In-Memory Computing，简称：IMC)的方法来解决上述问题，即：在内存阵列中执行逻辑的硬件设计。IMC可以有效减少数据传输，实现更节能更高效的信息处理。内存计算的原理是通过同时激活多个存储单元，检测多个存储单元在位线上形成的电流或电压，根据电流或电压进行对应的逻辑计算得到逻辑结果；根据逻辑结果进行处理得到相应数据。存内计算的结构减少了数据移动，降低功耗和时延。

图1为本发明实施例提供的一种基于AES存内译码的查表电路的模块示意图，如图1所示，该电路包括电压/时间差转换电路1、数据输出电路2和译码电路3。其中，电压/时间差转换电路1与数据输出电路2连接，数据输出电路2与译码电路3连接。

电压/时间差转换电路1用于对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电，根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号，并将使能信号输入数据输出电路2。

值得说明的是，本发明实施例中的存储单元为非易失性存储单元。

数据输出电路2用于根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号，并将逻辑信号输入译码电路3。

译码电路3用于根据两个存内译码单元分别输出的逻辑信号，生成查表地址。

图2为本发明实施例提供的一种基于AES存内译码的查表电路的电路结构图，如图2所示。

电压/时间差转换电路1包括放电控制单元100和反相器200，放电控制单元100与反相器200连接。放电控制单元100用于对两个存储单元所连接的字线施加不同电压使两个存储单元以不同的放电速度放电，形成与两个存储单元的阻态和放电速度对应的放电电压。反相器200用于当放电电压达到预设的电压阈值时，输出对应上升时间的使能信号。其中，电压阈值可以根据实际需求进行设置，本发明实施例对此不作限定。

图3为本发明实施例提供的一种放电子单元和数据输出电路部分的电路结构图，如图3所示，放电控制单元100包括两个放电子单元，每个放电子单元包括第一放电电路110、第二放电电路120和电压输出电路130。第一放电电路110包括第一电源端(VDD)111、第一开关元件T1、至少一个第一存储单元112和第二开关元件T2。第二放电电路120包括第二电源端(VDD)121、第三开关元件T3、至少一个第二存储单元122和第四开关元件T4。电压输出电路130包括第五开关元件T5和第六开关元件T6。

第一开关元件T1的控制端与输入第一预充信号的位线P01连接，第一端与第一电源端111连接，第二端与第二开关元件T2的第一端连接。第二开关元件T2的控制端与输入第一放电信号的字线连接，第二端与第一存储单元112的信号输入端连接。至少一个第一存储单元112的信号输出端与电压输出电路130连接。第三开关元件T3的控制端与输入第二预充信号的位线P11连接，第一端与第二电源端121连接，第二端与第四开关元件T4的第一端连接。第四开关元件T4的控制端与输入第二放电信号的字线连接，第二端与第二存储单元122的信号输入端连接。至少一个第二存储单元122的信号输出端与电压输出电路130连接。第五开关元件T5和第六开关元件T6的控制端与第三电源端131连接。第五开关元件T5的第一端与第一存储单元112的信号输出端连接，第二端与输出使能信号的电压输出端132连接。第六开关元件T6的第一端与第二存储单元122的信号输出端连接，第二端与输出使能信号的电压输出端132连接。

第一开关元件T1响应于第一预充信号而导通以使第二开关元件T1的第一端与第一电源端111导通；第二开关元件T2响应于第一放电信号而导通以使第一存储单元112在第一电源端111的作用下放电；第三开关元件T3响应于第二预充信号而导通以使第四开关元件T4的第一端与第二电源端121导通，第四开关元件T4响应于第二放电信号而导通以使第二存储单元122在第二电源端121的作用下放电。

具体地，第一开关元件T1响应于第一预充信号而导通以及第三开关元件T3响应于第二预充信号而导通分别将第一放电电路110和第二放电电路120的右侧位线BLB0和BLB1预充至高电平；对两条字线WL0和WL00施加不同电压以使第二开关元件T2和第四开关元件T4的导通时间不同，使流过它的电压速度不同，从而使得第一存储单元112和第二存储单元122分别在第一电源端111和第二电源端121的作用下具有不同的放电速度。以对字线WL0施加较高电压，对字线WL00施加较低电压为例，激活第一存储单元112和第二存储单元122分别在第一电源端111和第二电源端121的作用下在不同时间放电，由于第一存储单元112和第二存储单元122中数据可能是1也可能是0，从而在第一存储单元112和第二存储单元122不同存储状态下，电压输出端132电压下降的幅度也不同。

如图3所示，第一存储单元112和第二存储单元122并联连接。由于对两条字线WL0和WL00所施加的电压不同，因此构成的有效电阻有四种可能的状态，即：两个低阻态并联(00)、两个高阻态并联(11)、一个低阻态和一个高阻态并联(01)和一个高阻态和一个低阻态并联(10)的四种可能状态。相应的，电压输出端132会出现四种可能的状态。

需要说明的是，低阻态和高阻态分别对应于不同的逻辑信号，例如，本实施例中，低阻态对应逻辑信号“0”，高阻态对应逻辑信号“1”。

如图3所示，反相器200与电压输出端132连接，反相器200输出为低电压直到电压输出端132输出的放电电压大于反相器200预设的电压阈值，反相器200才进行翻转输出高电压，电压输出端132输出的放电电压的电压变化不同会造成反相器200的输出电压在不同时刻翻转，即：电压/时间差转换电路1将电压下降的幅度差异转化到时间的前后顺序上。与灵敏放大器检测区分相比，此结构不需要参考电压，因此本发明提出的电路结构更加的高效简洁。

在优选的实施方式中，为保证电路结构的稳定性，与第一开关元件T1还镜像设置有第七开关元件T7，第七开关元件T7的控制端与输入第三预充信号的位线P00连接，第一端与第一电源端111连接，第二端与第一存储单元112的信号输出端连接。

在优选的实施方式中，为保证电路结构的稳定性，与第三开关元件T3还镜像设置有第八开关元件T8，第八开关元件T8的控制端与输入第四预充信号的位线P10连接，第一端与第二电源端121连接，第二端与第二存储单元122的信号输出端连接。

在优选的实施方式中，为保证电路结构的稳定性，与第五开关元件T5还镜像设置有第九开关元件T9，第九开关元件T9的控制端与第四电源端133连接，第一端与第一存储单元112的信号输出端连接，第二端与输出使能信号的电压输出端132连接。

在优选的实施方式中，为保证电路结构的稳定性，与第六开关元件T6还镜像设置有第十开关元件T10，第十开关元件T10的控制端与第四电源端133连接，第一端与第二存储单元122的信号输出端连接，第二端与输出使能信号的电压输出端132连接。

在优选的实施方式中，第一放电电路110还设置有第十一开关元件T11，第十一开关元件T11的控制端与第一信号线N00连接，第一端与第一存储单元112的信号输出端连接，第二端与接地端连接。第十一开关元件T11可用于第一放电电路110的电路复位。

在优选的实施方式中，为保证电路结构的稳定性，与第十一开关元件T11还镜像设置有第十二开关元件T12，第十二开关元件T12的控制端与第二信号线N01连接，第一端与第一存储单元112的信号输入端连接，第二端与接地端连接。

在优选的实施方式中，第二放电电路120还设置有第十三开关元件T13，第十三开关元件T13的控制端与第三信号线N10连接，第一端与第二存储单元122的信号输出端连接，第二端与接地端连接。第十三开关元件T13可用于第二放电电路120的电路复位。

在优选的实施方式中，为保证电路结构的稳定性，与第十三开关元件T13还镜像设置有第十四开关元件T14，第十四开关元件T14的控制端与第四信号线N11连接，第一端与第二存储单元122的信号输入端连接，第二端与接地端连接。

如图2所示，电压/时间差转换电路1还包括缓冲器300，缓冲器300的第一端与反相器200连接，第二端与数据输出电路2连接。缓冲器300用于增强反相器输出的使能信号。

数据输出电路2相当于2—4的存内译码单元，数据输出电路2包括第一存内译码单元400和第二存内译码单元500，数据输出电路2能够将不同时刻输入的使能信号转换为不同的逻辑信号。

第一存内译码单元400和第二存内译码单元500包括第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端以及第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端。如图1所示，第一存内译码单元400和第二存内译码单元500的第一信号输入端的输入为电压输出端132输出的对应上升时间的使能信号，第二信号输入端输入的是与第一电压上升时间对应的第一脉冲信号sig1，第三信号输入端输入的是与第二电压上升时间对应的第二脉冲信号sig2，第四信号输入端输入的是与第三电压上升时间对应的第三脉冲信号sig3，使能信号的上升时间为第一电压上升时间、第二电压上升时间、第三电压上升时间或非第一电压上升时间、非第二电压上升时间和非第三电压上升时间的第四电压上升时间；第一存内译码单元400的第一信号输出端输出的是与第一电压上升时间对应的逻辑信号D0，第二信号输出端输出的是与第二电压上升时间对应的逻辑信号D1，第三信号输出端输出的是与第三电压上升时间对应的逻辑信号D2，第四信号输出端输出的是与第四电压上升时间对应的逻辑信号D3；第二存内译码单元500第一信号输出端输出的是与第一电压上升时间对应的逻辑信号E0，第二信号输出端输出的是与第二电压上升时间对应的逻辑信号E1，第三信号输出端输出的是与第三电压上升时间对应的逻辑信号E2，第四信号输出端输出的是与第四电压上升时间对应的逻辑信号E3。

第一存内译码单元400和第二存内译码单元500的第一信号输入端分别与两个放电子单元的电压输出端132连接；第一存内译码单元400和第二存内译码单元的第二信号输入端、第三信号输入端和第四信号输入端分别用于接收与第一电压上升时间对应的第一脉冲信号sig1、与第二电压上升时间对应的第二脉冲信号sig2和与第三电压上升时间对应的第三脉冲信号sig3。

第一存内译码单元400和第二存内译码单元500的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端用于输出与使能信号对应的逻辑信号，使能信号的上升时间为第一电压上升时间、第二电压上升时间、第三电压上升时间或非第一电压上升时间、非第二电压上升时间和非第三电压上升时间的第四电压上升时间。

数据输出电路2通过不同时间的脉冲信号sig1、sig2和sig3将四种不同的对应上升时间的使能信号区分开来，并转换为不同的逻辑信号进行表示。数据输出电路2检测电压/时间差转换电路1在不同时刻的输入后，将分析得到的逻辑信号输入至译码电路3。

图4为本发明实施例提供的一种查表电路的时序波形图，横轴为时间，纵轴为电平。图4中的a表示与第三电压上升时间对应的第三脉冲信号sig3的时序波形图，图4中的b表示与第二电压上升时间对应的第二脉冲信号sig2的时序波形图，图4中的c表示与第一电压上升时间对应的第一脉冲信号sig1的时序波形图；图4中的d表示使能信号为00时的时序波形图，图4中的e表示使能信号为01时的时序波形图，图4中的f表示使能信号为10时的时序波形图，图4中的g表示使能信号为11时的时序波形图；图4中的h表示使能信号为00时数据输出电路的各信号输出端的时序波形图，图4中的i表示使能信号为01时数据输出电路的各信号输出端的时序波形图，图4中的j表示使能信号为10时数据输出电路的各信号输出端的时序波形图，图4中的k表示使能信号为11时数据输出电路的各信号输出端的时序波形图。具体地，通过脉冲信号可以识别出不同逻辑信号的输出，例如：在第一脉冲信号sig1中反相器进行翻转生成使能信号，识别出使能信号为00，输出D₀为1，D₁、D₂和D₃输出均为0；在第二脉冲信号sig2中反相器进行翻转生成使能信号，识别出使能信号为01，输出D₁为1，D₀、D₂和D₃输出均为0；在第三脉冲信号sig3中反相器进行翻转生成使能信号，识别出使能信号为01，输出D₂为1，D₀、D₁和D₃输出均为0；在第一脉冲信号sig1、第二脉冲信号sig2、第三脉冲信号sig3反相器均没有发生翻转，识别出使能信号为11，输出D₃为1，D₀、D₁和D₂输出均为0。

数据输出电路2的各信号输出端的输出结果如表1所示：

表1

其中，有效电阻为与逻辑信号对应的不同的阻态，例如：使能信号为00，有效电阻R_P//R_P表示两个高阻态并联，第一输出端D₀输出1，第二输出端D₁、第三输出端D₂和第四输出端D₃输出均为0；使能信号为01，有效电阻R_P//R_AP表示一个高阻态和一个低阻态并联，第二输出端D₁输出1，第一输出端D₀、第三输出端D₂和第四输出端D₃输出均为0。

数据输出电路2包括第一存内译码单元400和第二存内译码单元500，第一存内译码单元400和第二存内译码单元500的内部结构相同，下面以第一存内译码单元400为例，介绍存内译码单元的内部结构：

如图3所示，数据输出电路2包括第一结构、第二结构、第三结构和第四结构。第一结构包括第十五开关元件T15、第十六开关元件T16、第十七开关元件T17、第十八开关元件T18和第十九开关元件T19。第十五开关元件T15的控制端与缓冲器300连接，第一端与第五电源端连接，第二端与第十六开关元件T16的第一端连接；第十六开关元件T16的控制端与缓冲器300连接，第二端与第十七开关元件T17的第一端连接；第十七开关元件T17的控制端与第一脉冲信号的输入端连接，第二端与接地端连接；第十八开关元件T18的控制端与第十九开关元件T19的控制端连接，第一端与第五电源端连接，第二端与第一输出端连接；第十九开关元件T19的控制端与第十八开关元件T18的控制端连接，第一端与第一输出端连接，第二端与接地端连接。

第二结构包括第二十六开关元件T26、第二十七开关元件T27、第二十八开关元件T28、第二十九开关元件T29、第三十开关元件T30、第三十一开关元件T31和第三十二开关元件T32。第二十六开关元件T26的控制端与第三十开关元件T30的控制端连接，第一端与缓冲器300连接，第二端与第三十开关元件T30的第一端连接；第二十七开关元件T27的控制端与第二十八开关元件T28的控制端连接，第一端与第六电源端连接，第二端与第二十八开关元件T28的第一端连接；第二十八开关元件T28的第二端与第三十一开关元件T31的第一端连接；第二十九开关元件T29的控制端与第三十二开关元件T32的控制端连接，第一端与第六电源端连接，第二端与第二输出端连接；第三十开关元件T30的第二端与接地端连接；第三十一开关元件T31的控制端与第二脉冲信号的输入端连接，第二端与接地端连接；第三十二开关元件T32的第一端与第二脉冲信号的输入端连接，第二端与接地端连接。

第三结构包括第三十三开关元件T33、第三十四开关元件T34、第三十五开关元件T35、第三十六开关元件T36、第三十七开关元件T37、第三十八开关元件T38、第三十九开关元件T39、第四十开关元件T40和第四十一开关元件T41。第三十三开关元件T33的控制端与第三十五开关元件T35的控制端连接，第一端与缓冲器300连接，第二端与第三十四开关元件T34的第一端连接；第三十四开关元件T34的控制端与第三十六开关元件T36的控制端连接，第二端与第三十八开关元件T38的控制端连接；第三十五开关元件T35的第一端与第三十六开关元件T36的第一端连接，第二端与接地端连接；第三十六开关元件T36的第二端与接地端连接；第三十七开关元件T37的控制端与第三脉冲信号的输入端连接，第一端与第三十九开关元件T39的第二端连接，第二端与接地端连接；第三十八开关元件T38的第一端与第七电源端连接，第二端与第三十九开关元件T39的第一端连接；第三十九开关元件T39的控制端与第三十八开关元件T38的控制端连接；第四十开关元件T40的控制端与第三十八开关元件T38的第一端连接，第一端与第七电源端连接，第二端与第三输出端连接；第四十一开关元件T41的控制端与第三十九开关元件T39的第一端连接，第一端与第三输出端连接，第二端与接地端连接。

第四结构包括第四十二开关元件T42、第四十三开关元件T43、第四十四开关元件T44、第四十五开关元件T45、第四十六开关元件T46、第四十七开关元件T47、第四十八开关元件T48和第四十九开关元件T49。第四十二开关元件T42的控制端与缓冲器300连接，第一端与第八电源端连接，第二端与第四十三开关元件T43的第一端连接；第四十三开关元件T43的控制端与第一输出端连接，第二端与第四十四开关元件T44的第一端连接；第四十四开关元件T44的控制端与第二输出端连接，第二端与第四十五开关元件T45的第一端连接；第四十五开关元件T45的控制端与第三输出端连接，第二端与第四输出端连接；第四十六开关元件T46的控制端与第三输出端连接，第一端与第四输出端连接，第二端与接地端连接；第四十七开关元件T47的控制端与第二输出端连接，第一端与第四输出端连接，第二端与接地端连接；第四十八开关元件T48的控制端与第一输出端连接，第一端与第四输出端连接，第二端与接地端连接；第四十九开关元件T49的控制端与缓冲器300连接，第一端与第四输出端连接，第二端与接地端连接。

根据数据输出电路2输出的不同时刻下的逻辑信号，设计了译码电路以实现译码操作。本发明实施例中，译码电路是由16个与门组成的，16个与门通过将数据输出电路2输出的两个4位逻辑信号两两结合，得到16位查表地址，以完成译码操作。例如：第一存内译码单元400的第一输出端输出的逻辑信号D0和第二存内译码单元500的第一输出端输出的逻辑信号E0进行与操作，输出的结果为A0，可以作为S盒查找地址的一部分直接使用。

图5为本发明实施例提供的又一种基于AES存内译码的查表电路的电路结构图，如图5所示，该查表电路还包括译码电路3。译码电路3用于将第一存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端中每一个信号输出端输出的逻辑信号分别与第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出的逻辑信号进行“与”运算，得到查表地址。

译码电路3包括16个译码子电路，图5仅示例性展示出2个译码子电路以作说明，如图5所示，各个译码子电路的结构相同，以第一译码子电路31为例，第一译码子电路31包括第二十开关元件T20、第二十一开关元件T21、第二十二开关元件T22、第二十三开关元件T23、第二十四开关元件T24和第二十五开关元件T25。第二十开关元件T20的控制端与数据输出电路2连接，第一端与第二十四开关元件T24的第一端连接，第二端与第二十五开关元件T25的控制端连接；第二十一开关元件T21的控制端与数据输出电路2连接，第一端与第二十五开关元件T25的控制端连接，第二端与第二十二开关元件T22的第一端连接；第二十二开关元件T22的控制端与数据输出电路2连接，第二端与第二十五开关元件T25的第二端连接；第二十三开关元件T23的控制端与数据输出电路2连接，第一端与第二十四开关元件T24的第一端连接，第二端与第二十五开关元件T25的控制端连接；第二十四开关元件T24的控制端与第二十一开关元件T21的第一端连接，第二端与第一译码子电路31的输出端连接；第二十五开关元件T25的第一端与第一译码子电路31的输出端连接。

本发明实例所提供的一种基于AES存内译码的查表电路，可以在存储阵列中直接读取数据并用于S盒中查表操作的输入。相比于传统的用LUT实现S盒电路和普通的逻辑结构实现的S盒电路，本发明的查表电路的电路结构在不限制数据传输的带宽的情况下能够有效降低查表电路的时间和功耗。表2为本发明提供的查表电路的性能数据。

表2

本发明实例使用存内译码电路，从存储结构中读取数据之后可以直接进行译码操作，操作过程在一个时钟内完成，在不限制数据传输的带宽的情况下能够有效降低查表电路的时间和功耗。

基于相同原理，本发明实施例还公开了一种存储器，包括多个存储单元如上所述的基于AES存内译码的查表电路。

下面以基于AES存内译码的查表电路作为执行主体为例，说明本发明实施例提供的基于AES存内译码的查表方法的实现过程。

图6为本发明实施例提供的一种基于AES存内译码的查表方法的流程图，如图6所示，该方法包括：

步骤101、对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电。

本发明实施例中，存储单元包括第一存储单元和第二存储单元。

步骤102、根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号。

步骤103、根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号。

步骤104、根据两个存内译码单元分别输出的逻辑信号，生成查表地址。

本发明实施例中，存内译码单元包括第一存内译码单元和第二存内译码单元，第一存内译码单元和第二存内译码单元包括第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端。

本发明实施例提供的技术方案中，对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电；根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号；根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号；根据两个存内译码单元分别输出的逻辑信号，生成查表地址，在不限制数据传输的带宽的情况下能够有效降低查表电路的时间和功耗。

图7为本发明实施例提供的又一种基于AES存内译码的查表方法的流程图，如图7所示，该方法包括：

步骤201、控制第一开关元件响应于第一预充信号而导通以使第二开关元件的第一端与第一电源端导通，第二开关元件响应于第一放电信号而导通以使第一存储单元在第一电源端的作用下放电。

步骤202、控制第三开关元件响应于第二预充信号而导通以使第四开关元件的第一端与第二电源端导通，第四开关元件响应于第二放电信号而导通以使第二存储单元在第二电源端的作用下放电。

具体的，第一开关元件响应于第一预充信号而导通以及第三开关元件响应于第二预充信号而导通分别将第一放电电路和第二放电电路的右侧位线BLB0和BLB1预充至高电平；对两条字线WL0和WL00施加不同电压以使第二开关元件和第四开关元件的导通时间不同，使流过它的电压速度不同，从而使得第一存储单元和第二存储单元分别在第一电源端和第二电源端的作用下具有不同的放电速度。以对字线WL0施加较高电压，对字线WL00施加较低电压为例，激活第一存储单元和第二存储单元分别在第一电源端和第二电源端的作用下在不同时间放电，由于第一存储单元和第二存储单元中数据可能是1也可能是0，从而在第一存储单元和第二存储单元不同存储状态下，电压输出端的放电电压的电压下降的幅度也不同。第一存储单元和第二存储单元并联连接。由于对两条字线WL0和WL00所施加的电压不同，因此构成的有效电阻有四种可能的状态，即：两个低阻态并联(00)、两个高阻态并联(11)、一个低阻态和一个高阻态并联(01)和一个高阻态和一个低阻态并联(10)的四种可能状态。

步骤203、当放电电压达到预设的电压阈值时，控制反相器进行翻转并输出对应上升时间的使能信号。

本发明实施例中，电压阈值可根据实际需求进行设置，本发明实施例对此不作限定。

具体地，反相器与电压输出端连接，反相器输出为低电压直到电压输出端输出的放电电压大于反相器预设的电压阈值，反相器才进行翻转输出高电压，电压输出端输出的放电电压的电压变化不同会造成反相器的输出电压在不同时刻翻转，即：电压/时间差转换电路将电压下降的幅度差异转化到时间的前后顺序上。

步骤204、通过第一存内译码单元和第二存内译码单元的第二信号输入端、第三信号输入端和第四信号输入端分别接收与第一电压上升时间对应的第一脉冲信号、与第二电压上升时间对应的第二脉冲信号和与第三电压上升时间对应的第三脉冲信号。

步骤205、通过第一存内译码单元和第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出与使能信号对应的逻辑信号，使能信号的上升时间为第一电压上升时间、第二电压上升时间、第三电压上升时间或非第一电压上升时间、非第二电压上升时间和非第三电压上升时间的第四电压上升时间。

步骤206、将第一存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端中每一个信号输出端输出的逻辑信号分别与第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出的逻辑信号进行“与”运算，得到查表地址。

具体地，译码电路是由16个与门组成的，16个与门通过将第一存内译码单元和第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出的逻辑信号两两结合，得到16位查表地址，以完成译码操作。

本发明实施例的方案中，对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电；根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号；根据使能信号的上升时间，使两个存内译码单元分别输出逻辑信号；根据两个存内译码单元分别输出的逻辑信号，生成查表地址，在不限制数据传输的带宽的情况下能够有效降低查表电路的时间和功耗。

由于该方法解决问题的原理与以上查表电路类似，因此本方法的实施可以参见查表电路的实施，在此不再赘述。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims

1.一种基于AES存内译码的查表电路，其特征在于，所述电路包括电压/时间差转换电路、数据输出电路和译码电路；

所述电压/时间差转换电路用于对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电，根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号；

所述数据输出电路用于根据所述使能信号的上升时间，使两个存内译码单元分别输出逻辑信号；

所述译码电路用于根据两个存内译码单元分别输出的逻辑信号，生成查表地址。

2.根据权利要求1所述的基于AES存内译码的查表电路，其特征在于，所述电压/时间差转换电路包括放电控制单元和反相器；

所述放电控制单元用于对两个存储单元所连接的字线施加不同电压使两个存储单元以不同的放电速度放电，形成与两个存储单元的阻态和放电速度对应的放电电压；

所述反相器用于当所述放电电压达到预设的电压阈值时，输出对应上升时间的使能信号。

3.根据权利要求2所述的基于AES存内译码的查表电路，其特征在于，所述放电控制单元包括两个放电子单元；

所述第一放电电路包括第一电源端、第一开关元件、至少一个第一存储单元和第二开关元件；

所述第二放电电路包括第二电源端、第三开关元件、至少一个第二存储单元和第四开关元件；

所述电压输出电路包括第五开关元件和第六开关元件；

所述第一开关元件的控制端与输入第一预充信号的位线连接，第一端与所述第一电源端连接，第二端与所述第二开关元件的第一端连接；

所述第二开关元件的控制端与输入第一放电信号的字线连接，第二端与所述第一存储单元的信号输入端连接；

所述至少一个第一存储单元的信号输出端与所述电压输出电路连接；

所述第三开关元件的控制端与输入第二预充信号的位线连接，第一端与所述第二电源端连接，第二端与所述第四开关元件的第一端连接；

所述第四开关元件的控制端与输入第二放电信号的字线连接，第二端与所述第二存储单元的信号输入端连接；

所述至少一个第二存储单元的信号输出端与所述电压输出电路连接；

所述第五开关元件和第六开关元件的控制端与第三电源端连接；

所述第五开关元件的第一端与所述第一存储单元的信号输出端连接，第二端与输出使能信号的电压输出端连接；

所述第六开关元件的第一端与所述第二存储单元的信号输出端连接，第二端与输出使能信号的电压输出端连接；

所述第一开关元件响应于所述第一预充信号而导通以使所述第二开关元件的第一端与所述第一电源端导通，所述第二开关元件响应于所述第一放电信号而导通以使所述第一存储单元在所述第一电源端的作用下放电；

所述第三开关元件响应于所述第二预充信号而导通以使所述第四开关元件的第一端与所述第二电源端导通，所述第四开关元件响应于所述第二放电信号而导通以使所述第二存储单元在所述第二电源端的作用下放电。

4.根据权利要求2所述的基于AES存内译码的查表电路，其特征在于，所述电压/时间差转换电路还包括缓冲器；

所述缓冲器的第一端与所述反相器连接，第二端与所述数据输出电路连接；

所述缓冲器用于增强所述反相器输出的所述使能信号。

5.根据权利要求1所述的基于AES存内译码的查表电路，其特征在于，所述数据输出电路包括第一存内译码单元和第二存内译码单元；

所述第一存内译码单元和所述第二存内译码单元包括第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端以及第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端；

所述第一存内译码单元和所述第二存内译码单元的第一信号输入端分别与两个放电子单元的电压输出端连接；

所述第一存内译码单元和所述第二存内译码单元的第二信号输入端、第三信号输入端和第四信号输入端分别用于接收与第一电压上升时间对应的第一脉冲信号、与第二电压上升时间对应的第二脉冲信号和与第三电压上升时间对应的第三脉冲信号；

所述第一存内译码单元和所述第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端用于输出与所述使能信号的上升时间对应的逻辑信号，所述使能信号的上升时间为所述第一电压上升时间、第二电压上升时间、第三电压上升时间或非第一电压上升时间、非第二电压上升时间和非第三电压上升时间的第四电压上升时间。

6.根据权利要求5所述的基于AES存内译码的查表电路，其特征在于，

所述译码电路用于将所述第一存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端中每一个信号输出端输出的逻辑信号分别与第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出的逻辑信号进行“与”运算，得到查表地址。

7.一种存储器，其特征在于，包括多个存储单元和如权利要求1-6任一项所述的基于AES存内译码的查表电路。

8.一种基于AES存内译码的查表方法，其特征在于，所述方法包括：

根据所述使能信号的上升时间，使两个存内译码单元分别输出逻辑信号；

9.根据权利要求8所述的基于AES存内译码的查表方法，其特征在于，所述存储单元包括第一存储单元和第二存储单元；

在所述根据对两个存储单元所连接的字线施加不同电压使两个存储单元依次放电之前，还包括：

控制第一开关元件响应于第一预充信号而导通以使第二开关元件的第一端与第一电源端导通，所述第二开关元件响应于第一放电信号而导通以使所述第一存储单元在所述第一电源端的作用下放电；

控制第三开关元件响应于第二预充信号而导通以使第四开关元件的第一端与第二电源端导通，所述第四开关元件响应于第二放电信号而导通以使所述第二存储单元在所述第二电源端的作用下放电。

10.根据权利要求8所述的基于AES存内译码的查表方法，其特征在于，所述根据两个存储单元的阻态和位线的放电速度不同形成对应电压上升时间不同的使能信号，包括：

当所述放电电压达到预设的电压阈值时，输出对应上升时间的使能信号。

11.根据权利要求8所述的基于AES存内译码的查表方法，其特征在于，所述存内译码单元包括第一存内译码单元和第二存内译码单元；

所述根据所述使能信号的上升时间，使两个存内译码单元分别输出逻辑信号，包括：

通过所述第一存内译码单元和第二存内译码单元的第二信号输入端、第三信号输入端和第四信号输入端分别接收与第一电压上升时间对应的第一脉冲信号、与第二电压上升时间对应的第二脉冲信号和与第三电压上升时间对应的第三脉冲信号；

通过所述第一存内译码单元和所述第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出与所述使能信号对应的逻辑信号，所述使能信号的上升时间为所述第一电压上升时间、第二电压上升时间、第三电压上升时间或非第一电压上升时间、非第二电压上升时间和非第三电压上升时间的第四电压上升时间。

12.根据权利要求8所述的基于AES存内译码的查表方法，其特征在于，所述存内译码单元包括第一存内译码单元和第二存内译码单元，所述第一存内译码单元和所述第二存内译码单元包括第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端；

所述根据两个存内译码单元分别输出的逻辑信号，生成查表地址，包括：

将所述第一存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端中每一个信号输出端输出的逻辑信号分别与第二存内译码单元的第一信号输出端、第二信号输出端、第三信号输出端和第四信号输出端输出的逻辑信号进行“与”运算，得到查表地址。