CN113900979B - 一种双功能区共单ccdl传输体系 - Google Patents

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Abstract

本发明提供了一种双功能区共单CCDL传输体系，所述体系包括主处理器功能区、I/O处理器功能区以及主处理器直接控制接口区，其中所述I/O处理器功能区和所述主处理器直接控制接口区均与总线选择电路连接，所述总线选择电路与交叉传输接口CCDL连接。本发明所提供的双功能区共单CCDL传输体系，面向机载嵌入式容错计算机的单节点内CCDL通讯接口功能提出的，可以针对不同的应用环境需求特性，将CCDL通讯接口功能设置在不同的功能区运行。

Description

一种双功能区共单CCDL传输体系
技术领域
本发明属于航空机载嵌入式计算机领域，具体涉及一种双功能区共单CCDL传输体系。
背景技术
航空机载容错计算机的单节点的功能结构组成如图2所示，单节点的功能一般包括3个功能区，功能区1：主处理器功能，功能区2：以DSP为核心处理的智能I/O处理区，功能区3：主处理器直接控制接口区。作为容错计算机多节点间实现数据通讯的CCDL接口，通道交叉数据链路)是节点必备的功能接口电路。当CCDL电路位于功能区2时，主处理区发送接收数据的流程示意如图3所示，主处理器通过双口存储器缓存需要发送或接收的CCDL数据，由DSP实现对CCDL交叉传输接口的控制访问，这种数据传输结构可以有效减少功能区1中主处理器的工作负荷，并且通过双口存储器实现具有灵活可变的数据空间设置，其主要的缺点是对CCDL数据传输的实时性偏弱，原因是DSP的固有运行周期导致CCDL数据的传递时间中额外增加了毫秒级的延迟。当CCDL通讯接口位于功能区3时(如图4所示)，由主处理器直接控制CCDL数据的传输(如图5所示)属于强实时的控制组织结构，其不足之处则在于增加了处理器的工作负荷。通常容错计算机内单节点的CCDL通讯接口功能针对应用需求一次性完成硬件设计后则不可变更。
因此，需为单节点针对CCDL通讯接口设计一种新的传输接口，以适应在不同特性需求应用环境内的使用。
发明内容
为了解决上述问题，本发明提供了一种双功能区共单CCDL传输体系，以适应在不同特性需求应用环境内的使用。
本发明的目的在于，提供一种双功能区共单CCDL传输体系，所述体系包括主处理器功能区、I/O处理器功能区以及主处理器直接控制接口区，其中所述I/O处理器功能区和所述主处理器直接控制接口区均与总线选择电路连接，所述总线选择电路与交叉传输接口CCDL连接。
本发明所提供的双功能区共单CCDL传输体系，还具有这样的特征，所述I/O处理器功能区通过主处理器总线与所述主处理器功能区连接，所述I/O处理器功能区包括依次连接的双口存储器和DSP处理器。
本发明所提供的双功能区共单CCDL传输体系，还具有这样的特征，所述DSP处理器通过I/O处理器总线与所述总线选择电路连接。
本发明所提供的双功能区共单CCDL传输体系，还具有这样的特征，所述主处理器直接控制接口区包括控制寄存器总线选择位和锁存输出，所述控制存储器总线选择位通过主处理器总线与所述主处理器功能区连接。
本发明所提供的双功能区共单CCDL传输体系，还具有这样的特征，所述锁存输出生成总线选择信号，将所述总线选择信号输送给总线选择电路，所述总线选择电路与所述主处理器总线直接连接。
本发明所提供的双功能区共单CCDL传输体系，还具有这样的特征，所述总线选择电路通过接口总线与交叉传输接口CCDL连接。
与现有技术相比，本发明的有益效果：
本发明所提供的双功能区共单CCDL传输体系，面向机载嵌入式容错计算机的单节点内CCDL通讯接口功能提出的，可以针对不同的应用环境需求特性，将CCDL通讯接口功能设置在不同的功能区运行。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的双功能区共单CCDL传输体系的结构示意图；
图2为CCDL通讯接口位于功能区2的节点功能组织结构图；
图3为CCDL通讯接口位于功能区2的数据流程示意图；
图4为CCDL通讯接口位于功能区3的节点功能组织结构图；
图5为CCDL通讯接口位于功能区3的数据流程示意图。
具体实施方式
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，以下实施例结合附图对本发明所提供的检测方法作具体阐述。
在本发明实施例的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明创造和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明创造的限制。
此外，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明创造的描述中，除非另有说明，“多个”的含义是两个或两个以上。
术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明创造中的具体含义。
如图1所示，本发明提供了一种双功能区共单CCDL传输体系，所述体系包括主处理器功能区、I/O处理器功能区以及主处理器直接控制接口区，其中所述I/O处理器功能区和所述主处理器直接控制接口区均与总线选择电路连接，所述总线选择电路与交叉传输接口CCDL连接。
在部分实施例中，所述I/O处理器功能区通过主处理器总线与所述主处理器功能区连接，所述I/O处理器功能区包括依次连接的双口存储器和DSP处理器。
在部分实施例中，所述DSP处理器通过I/O处理器总线与所述总线选择电路连接。
在部分实施例中，所述主处理器直接控制接口区包括控制寄存器总线选择位和锁存输出，所述控制存储器总线选择位通过主处理器总线与所述主处理器功能区连接。
在部分实施例中，所述锁存输出生成总线选择信号，将所述总线选择信号输送给总线选择电路，所述总线选择电路与所述主处理器总线直接连接。
在部分实施例中，所述总线选择电路通过接口总线与交叉传输接口CCDL连接。
工作流程：
在使用过程中，控制寄存器总线选择位由主处理器通过主处理器总线执行位置操作。控制寄存器总线选择位被置位后(0或1)经过锁存产生总线选择信号输出连接总线选择电路，总线选择电路依据总线选择信号的状态，互斥选择主处理器总线还是I/O处理器总线，连通访问交叉传输接口CCDL的接口总线；控制寄存器总线选择位被置“0”时，主处理器总线连通总线接口，CCDL通讯接口进入强实时工作方式，CCDL通讯功能此时隶属功能区3，由功能区1的主处理器直接访问控制交叉传输接口CCDL；控制寄存器总线选择位被置“1”时，I/O处理器总线连通接口总线，CCDL通讯接口进入DSP处理器控制工作方式，CCDL通讯功能此时隶属功能区2，由功能区2的DSP处理器直接访问控制交叉传输接口CCDL。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims (1)

1.一种双功能区共单CCDL传输系统，其特征在于，所述系统包括主处理器功能区、I/O处理器功能区以及主处理器直接控制接口区，其中所述I/O处理器功能区和所述主处理器直接控制接口区均与总线选择电路连接，所述总线选择电路与交叉传输接口CCDL连接，
所述I/O处理器功能区通过主处理器总线与所述主处理器功能区连接，所述I/O处理器功能区包括依次连接的双口存储器和DSP处理器，
所述DSP处理器通过I/O处理器总线与所述总线选择电路连接，
所述主处理器直接控制接口区包括控制寄存器总线选择位和锁存输出，所述控制存储器总线选择位通过主处理器总线与所述主处理器功能区连接，
所述锁存输出生成总线选择信号，将所述总线选择信号输送给总线选择电路，所述总线选择电路与所述主处理器总线直接连接，
所述总线选择电路通过接口总线与交叉传输接口CCDL连接。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1311877A (zh) * 1998-06-02 2001-09-05 联合讯号公司 管理冗余的基于计算机的系统用于容错计算的方法和设备
CN105550067A (zh) * 2015-12-11 2016-05-04 中国航空工业集团公司西安航空计算技术研究所 一种机载计算机双通道选择方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4345280B2 (ja) * 2002-09-18 2009-10-14 日本電気株式会社 無線通信装置及びそれを用いた無線通信システム
FR3025617B1 (fr) * 2014-09-05 2016-12-16 Sagem Defense Securite Architecture bi-voies

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1311877A (zh) * 1998-06-02 2001-09-05 联合讯号公司 管理冗余的基于计算机的系统用于容错计算的方法和设备
CN105550067A (zh) * 2015-12-11 2016-05-04 中国航空工业集团公司西安航空计算技术研究所 一种机载计算机双通道选择方法

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