CN113872910A - 基于fpga的载波同步方法、装置及设备 - Google Patents

基于fpga的载波同步方法、装置及设备 Download PDF

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Abstract

本发明公开了一种基于FPGA的载波同步方法、装置及设备。其中，所述基于FPGA的载波同步方法包括：接收并存储待处理信号以得到缓存数据；对所述待处理信号进行预处理以确定所述待处理信号的帧头序列、导频序列和帧尾序列；根据预先设置的训练序列和所述帧头序列、所述导频序列、所述帧尾序列进行互相关计算，得到多个偏移相位值；对所述多个偏移相位值进行比较处理，得到最佳补偿相位值；对所述最佳补偿相位值进行载波恢复计算，得到补偿载波信息；根据所述补偿载波信息对所述缓存数据进行补偿操作获取载波同步数据。由此，能够减小载波同步方法在FPGA上实现的内存占用率及时间复杂度，扩大算法估计的频偏范围。

Description

基于FPGA的载波同步方法、装置及设备
技术领域
本发明涉及数字通信接收机领域，尤其涉及一种基于FPGA的载波同步方法、装置及设备。
背景技术
在数字通信接收机系统中，由于通信信道的开放性，信号在传输中会受到各种干扰，导致接收的信号存在载频分量，由此导致系统的灵敏度降低，系统误码率增加，因此在接收端必须对信号进行载波同步处理。载波同步是在接收设备中产生一个和接收信号的载波同频同相的本地振荡(local oscillation)，以供给解调器作相干解调用。
相关技术中，载波同步的技术被广泛应用，但是大部分载波同步方法在FPGA上实现存在内存占用率高、时间复杂度大的技术问题。其中，基于导频的线性内插算法技术因其采用最大似然算法和前向反馈算法，大大减小了载波估计的计算量，在工程上得到广泛应用，但该算法估计的频偏范围受限，在实现过程中需要存储大量的相位值，占用内存较大，导致其应用范围受限。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明提出一种基于FPGA的载波同步方法、装置及系统，能够减小载波同步方法在FPGA上实现的内存占用率及时间复杂度，扩大算法估计的频偏范围。
第一方面，本发明实施例提供了一种基于FPGA的载波同步方法，包括：
接收并存储待处理信号以得到缓存数据；
对所述待处理信号进行预处理以确定所述待处理信号的帧头序列、导频序列和帧尾序列；
根据预先设置的训练序列和所述帧头序列、所述导频序列、所述帧尾序列进行互相关计算，得到多个偏移相位值；
对所述多个偏移相位值进行比较处理，得到最佳补偿相位值；
对所述最佳补偿相位值进行载波恢复计算，得到补偿载波信息；
根据所述补偿载波信息对所述缓存数据进行补偿操作获取载波同步数据。
本发明上述第一方面的技术方案至少具有如下优点或有益效果之一：首先接收待处理信号并将待存储信号进行存储以得到缓存数据，再对待处理信号进行预处理以确定待处理信号中的帧头序列、导频序列和帧尾序列。其中，帧头序列、导频序列和帧尾序列主要用于标记待处理信号在通过信道后的载波偏移信息，便于通过接收该待处理信号实现对通信信息的控制以及管理，由此能够使得接收系统快速完成信道估计、位同步、载波同步、软解调、信道估计等后续处理操作。之后，根据预先设置的训练序列和帧头序列、导频序列、帧尾序列进行互相关计算得到多个偏移相位值，对得到的多个偏移相位值进行比较处理能够得到最佳补偿相位值，再对最佳补偿相位值进行载波恢复计算得到补偿载波信息，最后根据补偿载波信息对缓存数据进行补偿操作即可获取载波同步数据，完成对待处理信号的载波同步处理。其中，通过对每一帧的待处理信号都插入帧头序列、导频序列和帧尾序列，实现了对偏移相位值的按帧区分，因此不需要再存储大量的相位值，由此能够并行处理多帧数据且互不影响，有效提高了数据吞吐量，减小了载波同步方法在FPGA上实现的内存占用率及时间复杂度，此外，在获取最佳补偿相位值的过程中，通过对多个偏移相位值之间进行二次处理，有效增加了算法估计的载波频偏的范围，由此也增加了适用范围。
可选地，在本发明的一个实施例中，对所述待处理信号进行预处理以确定所述待处理信号的帧头序列、导频序列和帧尾序列，包括：
获取所述待处理信号的帧头信息、导频信息、帧尾信息；
将所述帧头信息、所述导频信息和所述帧尾信息插入到预先设置的特殊序列中，得到所述待处理信号的所述帧头序列、所述导频序列和所述帧尾序列。
可选地，在本发明的一个实施例中，所述互相关计算所采用的算法为复数乘法，所述根据预先设置的训练序列和所述帧头序列、所述导频序列、所述帧尾序列进行互相关计算，得到多个偏移相位值，包括：
根据预先设置的训练序列和所述帧头序列以所述复数算法进行互相关计算，得到第一偏移相位值；
根据预先设置的训练序列和所述导频序列以所述复数算法进行互相关计算，得到第二偏移相位值；
根据预先设置的训练序列和所述帧尾序列以所述复数算法进行互相关计算，得到第三偏移相位值。
可选地，在本发明的一个实施例中，所述对所述多个偏移相位值进行比较处理，得到最佳补偿相位值，包括：
获取所述第一偏移相位值与所述第二偏移相位值之间的差值作为第一偏移相位差值；
获取所述第二偏移相位值与所述第三偏移相位值之间的差值作为第二偏移相位差值；
根据预设的第一计算公式对所述第一偏移相位差值和所述第二偏移相位差值进行限定处理，得到与所述第一偏移相位差值对应的第一最佳补偿值以及与所述第二偏移相位差值对应的第二最佳补偿值。
可选地，在本发明的一个实施例中，所述对所述多个偏移相位值进行比较处理，得到最佳补偿相位值，还包括：
将所述第一最佳补偿值和所述第二最佳补偿值进行数值扩展，得到多个第一初始补偿值和多个第二初始补偿值；
将所述多个第一初始补偿值和预设的第一时隙间隔相乘得到多个第一优化补偿值，将所述多个第二初始补偿值和预设的第二时隙间隔相乘得到多个第二优化补偿值；
将所述多个第一优化补偿值和所述多个第二优化补偿值进行差值计算，并获取所述差值最小一组中的第一优化补偿值和第二优化补偿值作为新的第一最佳补偿值和第二最佳补偿值。
可选地，在本发明的一个实施例中，所述对所述最佳补偿相位值进行载波恢复计算，得到补偿载波信息，包括：
根据预设的第二计算公式对所述最佳补偿相位值进行处理，得到补偿数据；
对所述补偿数据进行反正切计算，得到所述补偿载波信息。
可选地，在本发明的一个实施例中，所述根据所述补偿载波信息对所述缓存数据进行补偿操作获取载波同步数据，包括:
将所述补偿载波信息与所述缓存数据进行复数乘法操作获取载波同步数据。
第二方面，本发明实施例提供了一种基于FPGA的载波同步装置，包括：
控制模块，用于接收待处理信号并对所述待处理信号进行预处理以确定所述待处理信号的帧头序列、导频序列和帧尾序列；
相位值计算模块，用于根据预先设置的训练序列和所述帧头序列、所述导频序列和所述帧尾序列进行互相关计算，得到多个偏移相位值；
数据缓存模块，用于对所述待处理信号中除去所述帧头序列、所述导频序列和所述帧尾序列的数据进行缓存以得到缓存数据以及存储所述多个偏移相位值；
载波恢复模块，用于对所述多个偏移相位值进行比较处理，得到最佳补偿相位值以及对所述最佳补偿相位值进行载波恢复计算，得到补偿载波信息；
补偿输出模块，用于根据所述补偿载波信息对所述缓存数据进行补偿操作获取载波同步数据。
本发明上述第二方面的技术方案至少具有如下优点或有益效果之一：基于FPGA的载波同步装置包括控制模块、相位值计算模块、数据缓存模块、载波恢复模块以及补偿输出模块。其中，控制模块会对待处理信号进行预处理，确定待处理信号中包含的帧头序列、导频序列和帧尾序列；相位值计算模块会根据预先设置的训练序列和控制模块得到的帧头序列、导频序列以及帧尾序列进行互相计算得到多个偏移相位值，训练序列包括预先设置好的帧头序列、导频序列以及帧尾序列的原始信息；数据缓存模块主要是用于对所接收的待处理信号中不包含帧头序列、导频序列以及帧尾序列的其他数据进行缓存得到缓存数据，另外，数据缓存模块还用于存储载波同步过程中通过相位值计算模块所得到的多个偏移相位值；载波恢复模块是对通过相位值计算模块得到的多个偏移相位值进行比较处理得到最佳补偿相位值，另外，载波恢复模块会对得到的最佳补偿相位值进行载波恢复计算以得到补偿载波信息；补偿输出模块则根据补偿载波信息对数据缓存模块得到的缓存数据进行补偿操作获取载波同步数据。各模块之间通过采用流水结构，优化控制模块的操作，并且由于每一帧信号中都包含有帧头序列、导频序列以及帧尾序列，实现了对偏移相位值的按帧区分，从而能够并行处理多帧数据且互不影响，有效提高了数据吞吐量，减小了载波同步方法在FPGA上实现的内存占用率及时间复杂度，此外，在载波恢复模块获取最佳补偿相位值时，通过对多个偏移相位值之间进行二次处理，有效增加了算法估计的载波频偏的范围，由此也增加了适用范围。
第三方面，本发明实施例提供了一种基于FPGA的载波同步设备，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如第一方面任意一项实施例所述的基于FPGA的载波同步方法。
第四方面，本发明实施例提供了一种计算机可读存储介质，包括：所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行如第一方面任意一项实施例所述的基于FPGA的载波同步方法。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1是本发明一个实施例提供的一种基于FPGA的载波同步方法的流程图；
图2是本发明另一个实施例提供的一种基于FPGA的载波同步方法的流程图；
图3是本发明另一个实施例提供的一种基于FPGA的载波同步方法的流程图；
图4是本发明另一个实施例提供的一种基于FPGA的载波同步方法的流程图；
图5是本发明另一个实施例提供的一种基于FPGA的载波同步方法的流程图；
图6是本发明另一个实施例提供的一种基于FPGA的载波同步方法的流程图；
图7是本发明另一个实施例提供的一种基于FPGA的载波同步方法的流程图；
图8是本发明一个实施例提供的一种基于FPGA的载波同步装置的模块连接示意图；
图9是本发明一个实施例提供的一种基于FPGA的载波同步装置的信号处理示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，若干的含义是一个以上，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
在数字通信接收机系统中，由于通信信道的开放性，信号在传输中会受到各种干扰，导致接收的信号存在载频分量，由此导致系统的灵敏度降低，系统误码率增加，因此在接收端必须对信号进行载波同步处理。载波同步是在接收设备中产生一个和接收信号的载波同频同相的本地振荡，以供给解调器作相干解调用。相关技术中，大部分载波同步方法在FPGA上实现存在内存占用率高、时间复杂度大的技术问题。虽然基于导频的线性内插算法技术因其采用最大似然算法和前向反馈算法，大大减小了载波估计的计算量，在工程上得到广泛应用，但该算法估计的频偏范围受限，在实现过程中需要存储大量的相位值，占用内存较大，导致其应用范围受限。
基于此，本发明提供了一种基于FPGA的载波同步方法、装置及设备，该基于FPGA的载波同步方法如下，首先接收待处理信号并将待存储信号进行存储以得到缓存数据，再对待处理信号进行预处理以确定待处理信号中的帧头序列、导频序列和帧尾序列。其中，帧头序列、导频序列和帧尾序列主要用于标记待处理信号在通过信道后的载波偏移信息，便于通过接收该待处理信号实现对通信信息的控制以及管理，由此能够使得接收系统快速完成信道估计、位同步、载波同步、软解调、信道估计等后续处理操作。之后，根据预先设置的训练序列和帧头序列、导频序列、帧尾序列进行互相关计算得到多个偏移相位值，对得到的多个偏移相位值进行比较处理能够得到最佳补偿相位值，再对最佳补偿相位值进行载波恢复计算得到补偿载波信息，最后根据补偿载波信息对缓存数据进行补偿操作即可获取载波同步数据，完成对待处理信号的载波同步处理。其中，通过对每一帧的待处理信号都插入帧头序列、导频序列和帧尾序列，实现了对偏移相位值的按帧区分，因此不需要再存储大量的相位值，由此能够并行处理多帧数据且互不影响，有效提高了数据吞吐量，减小了载波同步方法在FPGA上实现的内存占用率及时间复杂度，此外，在获取最佳补偿相位值的过程中，通过对多个偏移相位值之间进行二次处理，有效增加了算法估计的载波频偏的范围，由此也增加了适用范围。
下面结合附图，对本发明实施例作进一步的阐述。
参考图1，本发明的一个实施例提供了一种基于FPGA的载波同步方法，应用于基于FPGA的载波同步装置，该装置包括控制模块、相位值计算模块、数据缓存模块、载波恢复模块以及补偿输出模块。该方法包括但不限于步骤S110、步骤S120、步骤S130、步骤S140、步骤S150、步骤S160。
步骤S110，接收并存储待处理信号以得到缓存数据。
在一实施例中，待处理信号是由发射端发射的原始信号，通过控制模块接收该待处理信号且通过数据缓存模块对该待处理信号进行缓存得到缓存数据。
步骤S120，对待处理信号进行预处理以确定待处理信号的帧头序列、导频序列和帧尾序列。
在一实施例中，利用控制模块对待处理信号进行预处理后得到待处理信号的帧头序列、导频序列和帧尾序列。其中，预处理包含一种简单的计数逻辑，由于接收端已经知道发送数据的帧结构，即帧头多少个符号，数据多少个符号等，当待处理信号经过FPGA后通过计数即可确定待处理信号中的帧头序列、导频序列和帧尾序列。
在另一实施例中，帧头序列可以为固定长度或者固定码字的序列，该帧头序列具有良好的自相关性，便于载波同步过程的后续步骤进行。
需要说明的是，如图2所示，图2是步骤S120的细化步骤流程图，步骤S120包括但不限于以下步骤：步骤S210、步骤S220。
步骤S210，获取待处理信号的帧头信息、导频信息、帧尾信息；
步骤S220，将帧头信息、导频信息和帧尾信息插入到预先设置的特殊序列中，得到待处理信号的帧头序列、导频序列和帧尾序列。
在一实施例中，对待处理信号进行预处理，首先会获取待处理信号的帧头信息、导频信息、帧尾信息，再将获取的帧头信息、导频信息和帧尾信息插入到预先设置的特殊序列中，这样即可得到包含有帧头信息、导频信息、帧尾信息对应的特殊序列，即帧头序列、导频序列和帧尾序列。由于每一帧待处理信号中都插入有特殊序列，并且特殊序列主要用于标记待处理信号在通过信道后的载波偏移信息，因此能够借助特殊序列便于实现对通信信息的控制以及管理，由此能够使得接收系统快速完成信道估计、位同步、载波同步、软解调、信道估计等后续处理操作。
步骤S130，根据预先设置的训练序列和帧头序列、导频序列、帧尾序列进行互相关计算，得到多个偏移相位值。
在一实施例中，结合预先设置的训练序列以及待处理信号中的帧头序列、导频序列、帧尾序列进行互相关计算能够得到多个偏移相位值。
需要说明的是，如图3所示，图3是步骤S130的细化步骤流程图，步骤S130包括但不限于以下步骤：步骤S310、步骤S320、步骤330。
步骤S310，根据预先设置的训练序列和帧头序列以复数算法进行互相关计算，得到第一偏移相位值；
步骤S320，根据预先设置的训练序列和导频序列以复数算法进行互相关计算，得到第二偏移相位值；
步骤S330，根据预先设置的训练序列和帧尾序列以复数算法进行互相关计算，得到第三偏移相位值。
在一实施例中，训练序列包括预先设计好的帧头序列、导频序列及帧尾序列，将预设的训练序列与接收到的待处理信号中的帧头序列、导频序列及帧尾序列分别对应进行互相关计算，即可得到与之对应的第一偏移相位值、第二偏移相位值及第三偏移相位值。
在另一实施例中，互相关计算为复数乘法，根据帧头、导频、帧尾的原始信息的特性，能够将互相关计算的复数乘法操作转换为加减法操作，有效节省FPGA内部DSP资源。
在一具体实施例中，互相关计算采用如下公式：
Figure BDA0003297132480000081
其中ck为接收信号，L为帧头、导频或者帧尾序列长度，
Figure BDA0003297132480000082
为本地导频序列的共轭。由于导频序列的相位是时变的(时变是相位噪声和残余频偏影响的)，θ为导频变化区域的平均值。
在一实施例中，如图9所示，图9包含有利用相位值计算模块得到偏移相位值的内部操作流程，在根据预先设置的训练序列和帧头序列、导频序列、帧尾序列进行互相关计算后，对累加后的互相关值进行反正切计算，得到对应的每一段的偏移相位值。
可以理解的是，在一实施例中，对得到的偏移相位值进行并行存储，能够同时处理两帧及两帧以上接收数据，每一帧的偏移相位值不受影响，有效提升了数据吞吐量，减小了内存的占有率。
步骤S140，对多个偏移相位值进行比较处理，得到最佳补偿相位值。
在一实施例中，对通过相位值计算模块得到的多个偏移相位值进行比较处理，得到最佳补偿相位值。
需要说明的是，如图4所示，图4是步骤S140的细化步骤流程图，步骤S140包括但不限于以下步骤：步骤S410、步骤S420、步骤430。
步骤S410，获取第一偏移相位值与第二偏移相位值之间的差值作为第一偏移相位差值；
步骤S420，获取第二偏移相位值与第三偏移相位值之间的差值作为第二偏移相位差值；
步骤S430，根据预设的第一计算公式对第一偏移相位差值和第二偏移相位差值进行限定处理，得到与第一偏移相位差值对应的第一最佳补偿值以及与第二偏移相位差值对应的第二最佳补偿值。
在一具体实施例中，通过帧头序列得到的第一偏移相位值为θ1，通过导频序列到的第二偏移相位值为θ2，通过帧尾序列得到的第三偏移相位值为θ3。第一偏移相位值与第二偏移相位值之间的差值△θ1作为第一偏移相位差值，第二偏移相位值与第三偏移相位值之间的差值△θ2作为第二偏移相位差值，其中，△θ1＝θ2-θ1，△θ2＝θ3-θ2。之后，根据预设的第一计算公式对第一偏移相位差值和第二偏移相位差值进行限定处理，第一计算公式如下：
Figure BDA0003297132480000083
其中，SAW[θ(k)]为[-π，-π]内的锯齿波，k代表第几个估计值。其中，采用第一计算公式对第一偏移相位差值△θ1和第二偏移相位差值△θ2进行限定，得到第一偏移相位差值△θ1对应的第一最佳补偿值△θ1’以及第二偏移相位差值△θ2对应的第二最佳补偿值△θ2’。
进一步的，如图5所示，图5也是步骤S140的细化步骤流程图，步骤S140包括但不限于以下步骤：步骤S510、步骤S520、步骤530。
步骤S510，将第一最佳补偿值和第二最佳补偿值进行数值扩展，得到多个第一初始补偿值和多个第二初始补偿值；
步骤S520，将多个第一初始补偿值和预设的第一时隙间隔相乘得到多个第一优化补偿值，将多个第二初始补偿值和预设的第二时隙间隔相乘得到多个第二优化补偿值；
步骤S530，将多个第一优化补偿值和多个第二优化补偿值进行差值计算，并获取差值最小一组中的第一优化补偿值和第二优化补偿值作为新的第一最佳补偿值和第二最佳补偿值。
在一具体实施例中，参考图9，图9中的载波恢复模块的中间处理过程是对第一最佳补偿值和第二最佳补偿值进行处理的过程。将第一最佳补偿值△θ1’进行数值扩展得到多个第一初始补偿值△θ1’，△θ1’+2π，△θ1’-2π，将第二最佳补偿值△θ2’进行数值扩展得到多个第二初始补偿值△θ2’，△θ2’+2π，△θ2’-2π，将多个第一初始补偿值和预设的第一时隙间隔相乘得到多个第一优化补偿值，将多个第二初始补偿值和预设的第二时隙间隔相乘得到多个第二优化补偿值。将多个第一优化补偿值和多个第二优化补偿值进行差值计算，并获取差值最小一组中的第一优化补偿值和第二优化补偿值作为新的第一最佳补偿值和第二最佳补偿值。
具体地，在一实施例中，将多个第一初始补偿值△θ1’，△θ1’+2π，△θ1’-2π和预设的第一时隙间隔相乘得到多个第一优化补偿值作为第一组进行编号为①②③，将多个第二初始补偿值△θ2’，△θ2’+2π，△θ2’-2π和预设的第二时隙间隔相乘得到多个第二优化补偿值作为第二组进行编号为④⑤⑥，将第一组的多个第一优化补偿值与第二组中的多个第二优化补偿值分别做减法操作，得到九组数据，选出九组数据中差值最小的一组对应的第一初始补偿值和第二初始补偿值作为新的第一最佳补偿值和第二最佳补偿值。当九组数据中差值最小的一组为|①-⑥|，则对应的第一初始补偿值△θ1’和第二初始补偿值△θ2’-2π即为新的第一最佳补偿值△θ1’‘和第二最佳补偿值△θ2”。该处理过后的△θ1’‘和△θ2”更加准确，使长时隙与短时隙间的相位跳变差值拉开，长时隙的跳变幅度大，短时隙的跳变幅度小。由此，△θ1’‘和△θ2”与原△θ1’和△θ2’相比较其容忍的频偏范围从[-π，+π]增加到[-3π，+3π]，因此，通过对多个偏移相位值之间进行二次处理，有效增加了算法估计的载波频偏的范围，由此也增加了适用范围。
步骤S150，对最佳补偿相位值进行载波恢复计算，得到补偿载波信息。
在一实施例中，通过载波恢复模块对最佳补偿相位值进行载波恢复计算，得到补偿载波信息。
需要说明的是，如图6所示，图6是步骤S150的细化步骤流程图，步骤S150包括但不限于以下步骤：步骤S610、步骤S620。
步骤S610，根据预设的第二计算公式对最佳补偿相位值进行处理，得到补偿数据；
步骤S620，对补偿数据进行反正切计算，得到补偿载波信息。
在一具体实施例中，参考图9，图9中的载波恢复模块的最后一步处理过程是对最佳补偿相位值进行处理的过程。当第一偏移相位值为θ1，第二偏移相位值为θ2，第三偏移相位值为θ3，得到的对应的最佳补偿相位值为△θ1’和△θ2’，根据预设的第二计算公式对最佳补偿相位值进行处理得到补偿数据，采用的第二计算公式如下：
Figure BDA0003297132480000101
Figure BDA0003297132480000102
其中，ms＝1,2,…,ms-1是两个训练序列之间的数据索引，
Figure BDA0003297132480000103
为补偿数据，
Figure BDA0003297132480000104
和
Figure BDA0003297132480000105
分别与第一相位偏移值θ1，第二个偏移相位值θ2相对应，再对补偿数据进行反正切计算，得到补偿载波信息。进一步优选的，计算补偿数据对上述公式进行变形，采用累加的方式并在FPGA实现中用流水结构实时计算，能够节约存储空间和计算步骤。
步骤S160，根据补偿载波信息对缓存数据进行补偿操作获取载波同步数据。
在一实施例中，通过补偿输出模块根据补偿载波信息对数据缓存模块中的缓存数据进行补偿操作获取载波同步数据。
需要说明的是，如图7所示，图7是步骤S160的细化步骤流程图，步骤S160包括但不限于以下步骤：步骤S710。
步骤S710，将补偿载波信息与缓存数据进行复数乘法操作获取载波同步数据。
在一实施例中，通过补偿输出模块对补偿载波信息和数据缓存模块中的缓存数据进行复数乘法操作获取载波同步数据。
参考图8，本发明的一个实施例还提供了一种基于FPGA的载波同步装置，该装置包括控制模块、相位值计算模块、数据缓存模块、载波恢复模块以及补偿输出模块。其中，控制模块会对待处理信号进行预处理，确定待处理信号中包含的帧头序列、导频序列和帧尾序列；相位值计算模块会根据预先设置的训练序列和控制模块得到的帧头序列、导频序列以及帧尾序列进行互相计算得到多个偏移相位值，训练序列包括预先设置好的帧头序列、导频序列以及帧尾序列的原始信息；数据缓存模块主要是用于对所接收的待处理信号中不包含帧头序列、导频序列以及帧尾序列的其他数据进行缓存得到缓存数据，另外，数据缓存模块还用于存储载波同步过程中通过相位值计算模块所得到的多个偏移相位值；载波恢复模块是对通过相位值计算模块得到的多个偏移相位值进行比较处理得到最佳补偿相位值，另外，载波恢复模块会对得到的最佳补偿相位值进行载波恢复计算以得到补偿载波信息；补偿输出模块则根据补偿载波信息对数据缓存模块得到的缓存数据进行补偿操作获取载波同步数据。各模块之间通过采用流水结构，优化控制模块的操作，并且由于每一帧信号中都包含有帧头序列、导频序列以及帧尾序列，实现了对偏移相位值的按帧区分，从而能够并行处理多帧数据且互不影响，有效提高了数据吞吐量，减小了载波同步方法在FPGA上实现的内存占用率及时间复杂度，此外，在载波恢复模块获取最佳补偿相位值时，通过对多个偏移相位值之间进行二次处理，有效增加了算法估计的载波频偏的范围，由此也增加了适用范围。
本发明的另一个实施例还提供了一种基于FPGA的载波同步设备，该设备包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，可用于执行如上任意实施例中的基于FPGA的载波同步方法，例如，执行以上描述的图1中的方法步骤S110至S160、图2中的方法步骤S210至S220、图3中的方法步骤S310至S330、图4中的方法步骤S410至S430、图5中的方法步骤S510至S530、图6中的方法步骤S610至S620、图7中的方法步骤S710。
此外，本发明的一个实施例还提供了一种计算机可读存储介质，该计算机可读存储介质存储有计算机可执行指令，该计算机可执行指令被一个或多个控制处理器执行，例如，被上述设备中的一个处理器执行，可使得上述处理器执行上述实施例中的基于FPGA的载波同步方法，例如，执行以上描述的图1中的方法步骤S110至S160、图2中的方法步骤S210至S220、图3中的方法步骤S310至S330、图4中的方法步骤S410至S430、图5中的方法步骤S510至S530、图6中的方法步骤S610至S620、图7中的方法步骤S710。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。此外，在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。

Claims (10)

1.一种基于FPGA的载波同步方法，其特征在于，包括：
接收并存储待处理信号以得到缓存数据；
对所述待处理信号进行预处理以确定所述待处理信号的帧头序列、导频序列和帧尾序列；
根据预先设置的训练序列和所述帧头序列、所述导频序列、所述帧尾序列进行互相关计算，得到多个偏移相位值；
对所述多个偏移相位值进行比较处理，得到最佳补偿相位值；
对所述最佳补偿相位值进行载波恢复计算，得到补偿载波信息；
根据所述补偿载波信息对所述缓存数据进行补偿操作获取载波同步数据。
2.根据权利要求1所述的基于FPGA的载波同步方法，其特征在于，对所述待处理信号进行预处理以确定所述待处理信号的帧头序列、导频序列和帧尾序列，包括：
获取所述待处理信号的帧头信息、导频信息、帧尾信息；
将所述帧头信息、所述导频信息和所述帧尾信息插入到预先设置的特殊序列中，得到所述待处理信号的所述帧头序列、所述导频序列和所述帧尾序列。
3.根据权利要求1所述的基于FPGA的载波同步方法，其特征在于，所述互相关计算所采用的算法为复数乘法，所述根据预先设置的训练序列和所述帧头序列、所述导频序列、所述帧尾序列进行互相关计算，得到多个偏移相位值，包括：
根据预先设置的训练序列和所述帧头序列以所述复数算法进行互相关计算，得到第一偏移相位值；
根据预先设置的训练序列和所述导频序列以所述复数算法进行互相关计算，得到第二偏移相位值；
根据预先设置的训练序列和所述帧尾序列以所述复数算法进行互相关计算，得到第三偏移相位值。
4.根据权利要求3所述的基于FPGA的载波同步方法，其特征在于，所述对所述多个偏移相位值进行比较处理，得到最佳补偿相位值，包括：
获取所述第一偏移相位值与所述第二偏移相位值之间的差值作为第一偏移相位差值；
获取所述第二偏移相位值与所述第三偏移相位值之间的差值作为第二偏移相位差值；
根据预设的第一计算公式对所述第一偏移相位差值和所述第二偏移相位差值进行限定处理，得到与所述第一偏移相位差值对应的第一最佳补偿值以及与所述第二偏移相位差值对应的第二最佳补偿值。
5.根据权利要求4所述的基于FPGA的载波同步方法，其特征在于，所述对所述多个偏移相位值进行比较处理，得到最佳补偿相位值，还包括：
将所述第一最佳补偿值和所述第二最佳补偿值进行数值扩展，得到多个第一初始补偿值和多个第二初始补偿值；
将所述多个第一初始补偿值和预设的第一时隙间隔相乘得到多个第一优化补偿值，将所述多个第二初始补偿值和预设的第二时隙间隔相乘得到多个第二优化补偿值；
将所述多个第一优化补偿值和所述多个第二优化补偿值进行差值计算，并获取所述差值最小一组中的第一优化补偿值和第二优化补偿值作为新的第一最佳补偿值和第二最佳补偿值。
6.根据权利要求1至5任一项所述的基于FPGA的载波同步方法，其特征在于，所述对所述最佳补偿相位值进行载波恢复计算，得到补偿载波信息，包括：
根据预设的第二计算公式对所述最佳补偿相位值进行处理，得到补偿数据；
对所述补偿数据进行反正切计算，得到所述补偿载波信息。
7.根据权利要求1至5任一项所述的基于FPGA的载波同步方法，其特征在于，所述根据所述补偿载波信息对所述缓存数据进行补偿操作获取载波同步数据，包括:
将所述补偿载波信息与所述缓存数据进行复数乘法操作获取载波同步数据。
8.一种基于FPGA的载波同步装置，其特征在于，包括：
控制模块，用于接收待处理信号并对所述待处理信号进行预处理以确定所述待处理信号的帧头序列、导频序列和帧尾序列；
相位值计算模块，用于根据预先设置的训练序列和所述帧头序列、所述导频序列和所述帧尾序列进行互相关计算，得到多个偏移相位值；
数据缓存模块，用于对所述待处理信号中除去所述帧头序列、所述导频序列和所述帧尾序列的数据进行缓存以得到缓存数据以及存储所述多个偏移相位值；
载波恢复模块，用于对所述多个偏移相位值进行比较处理，得到最佳补偿相位值以及对所述最佳补偿相位值进行载波恢复计算，得到补偿载波信息；
补偿输出模块，用于根据所述补偿载波信息对所述缓存数据进行补偿操作获取载波同步数据。
9.一种基于FPGA的载波同步设备，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至7中任意一项所述的基于FPGA的载波同步方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行如权利要求1至7任意一项所述的基于FPGA的载波同步方法。
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