CN113871463A - 氮化镓垂直型pin二极管及制备方法 - Google Patents

氮化镓垂直型pin二极管及制备方法 Download PDF

Info

Publication number
CN113871463A
CN113871463A CN202111016883.1A CN202111016883A CN113871463A CN 113871463 A CN113871463 A CN 113871463A CN 202111016883 A CN202111016883 A CN 202111016883A CN 113871463 A CN113871463 A CN 113871463A
Authority
CN
China
Prior art keywords
gallium nitride
layer
substrate
epitaxial layer
ohmic contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111016883.1A
Other languages
English (en)
Inventor
谭永亮
周国
高三垒
秦龙
胡多凯
崔雍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 13 Research Institute
Original Assignee
CETC 13 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 13 Research Institute filed Critical CETC 13 Research Institute
Priority to CN202111016883.1A priority Critical patent/CN113871463A/zh
Publication of CN113871463A publication Critical patent/CN113871463A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/868PIN diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种氮化镓垂直型PIN二极管,包括:衬底,衬底相对设有第一表面和第二表面;氮化镓缓冲层,外延生长在衬底的第一表面;PIN结,PIN结包括在氮化镓缓冲层上依次垂直生长的N+氮化镓外延层、本征氮化镓外延层、P+氮化镓外延层;阳极电极,设置在P+氮化镓外延层远离衬底的第一表面;阴极电极,包括欧姆接触电极金属层和阴极金属层,其中,在衬底的第二表面设有刻蚀槽,刻蚀槽至少延伸至露出N+氮化镓外延层,欧姆接触电极金属层设置在刻蚀槽内、与N+氮化镓外延层形成欧姆接触,阴极金属层形成在欧姆接触电极金属层上。本发明通过在PIN结节两侧分别制备对称分别的阴极电极和阳极电极,从而形成垂直型PIN二极管,提高了芯片的集成度。

Description

氮化镓垂直型PIN二极管及制备方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种氮化镓垂直型PIN二极管及制备方法。
背景技术
宽禁带半导体GaN具有禁带宽度大、热导率高、击穿场强高、电子饱和漂移速度高等优点,在功率器件制造领域具有广阔的市场应用前景。使用GaN材料制作的二极管,与传统的Si二极管相比,在相同的芯片面积下,可以传输更大的电流和承受更高的电压。
目前,采用GaN异质外延材料制作的二极管为半垂直型二极管,即二极管的阳极和阴极在晶圆的同一面。但是,由于电极集中在晶圆同一面,增加了芯片的面积,减小了芯片的电流密度。并且在后续装配使用过程中需要对阳极和阴极同时采用打线的方式将电极引出,增加了使用难度和成本。如何制作垂直型PIN二极管,提高芯片集成度,成为亟需解决的技术问题。
发明内容
本发明实施例提供了一种氮化镓垂直型PIN二极管及制备方法,以解决目前PIN二极管无法制作成垂直型器件,集成度较低的问题。
第一方面,本发明实施例提供了一种氮化镓垂直型PIN二极管,包括:
衬底,所述衬底相对设有第一表面和第二表面;
氮化镓缓冲层,外延生长在所述衬底的第一表面;
PIN结,所述PIN结包括在所述氮化镓缓冲层上依次垂直生长的N+氮化镓外延层、本征氮化镓外延层、P+氮化镓外延层;
阳极电极,设置在所述P+氮化镓外延层远离所述衬底的第一表面;
阴极金属层,包括欧姆接触电极金属层和阴极金属层,其中,在所述衬底的第二表面设有刻蚀槽,所述刻蚀槽至少延伸至露出所述N+氮化镓外延层,所述欧姆接触电极金属层设置在所述刻蚀槽内、与所述N+氮化镓外延层形成欧姆接触,所述阴极金属层形成在所述欧姆接触电极金属层上。
在一种可能的实现方式中,所述欧姆接触电极金属层与所述阳极电极在垂直于所述PIN结的方向上对应设置。
在一种可能的实现方式中,所述欧姆接触电极金属层与所述阳极电极尺寸相当、且相对所述PIN结位置对称。
在一种可能的实现方式中,所述阳极电极上还设有钝化层。
在一种可能的实现方式中,所述衬底的厚度为10μm~200μm、所述氮化镓缓冲层的厚度为0.01μm~5μm、所述N+氮化镓外延层的厚度为0.1μm~5μm、所述本征氮化镓外延层的厚度为0.1μm~100μm、所述P+氮化镓外延层的厚度为0.1μm~5μm和/或所述钝化层的厚度为0.1μm~10μm。
在一种可能的实现方式中,所述衬底为SiC、Si或蓝宝石。
在一种可能的实现方式中,所述欧姆接触电极金属层的金属为Ti/Al、Ti/Al/Ni/Au、Ti/Al/Ti/Au或Ti/Al/Pt/Au;和/或
所述阳极电极的金属为Ti/Au、Ni/Au或Ti/Al。
本发明实施例提供的一种氮化镓垂直型PIN二极管,通过在衬底的第二表面设置刻蚀槽,且刻蚀槽延伸至N+氮化镓外延层,在刻蚀槽内设有欧姆接触电极金属层和阴极金属层形成阴极电极。从而在异质外延氮化镓材料上的PIN结的两侧对应设置阴极电极和阳极电极,形成垂直结构的PIN二极管,不仅增大了电流密度,而且使芯片的集成度提供,便于后续装配。
第二方面,本发明实施例提供了一种氮化镓垂直型PIN二极管的制备方法,包括:
提供一衬底;
在所述衬底的上表面依次生长氮化镓缓冲层、N+氮化镓外延层、本征氮化镓外延层、P+氮化镓外延层和阳极电极;
将所述衬底的下表面减薄至预设厚度;
在所述减薄后的衬底的下表面进行刻蚀,直至刻蚀露出所述N+氮化镓外延层后,停止刻蚀;
在露出的所述N+氮化镓外延层上沉积欧姆接触电极金属层;
对所述欧姆接触电极金属层进行激光退火后,在退火后的所述欧姆接触电极金属层上制备阴极金属层。
在一种可能的实现方式中,在所述减薄后的衬底的下表面进行刻蚀时,将所述阳极电极对应区域的所述减薄后的衬底和所述氮化镓缓冲层进行刻蚀。
在一种可能的实现方式中,所述激光的能量密度为1J/cm2~5J/cm2
本发明实施例提供的一种氮化镓垂直型PIN二极管的制备方法,首先在衬底的下表面和氮化镓缓冲层上刻蚀形成刻蚀槽,从而露出N+氮化镓外延层;然后,在露出的N+氮化镓外延层上沉积欧姆接触电极金属层,形成阴极欧姆接触电极。最后,通过对欧姆接触电极金属层进行激光退火后,形成阴极欧姆接触后,在退火后的欧姆接触电极金属层上制备阴极金属层,形成阴极电极。如此,制备形成异质外延氮化镓垂直型PIN二极管,从而不仅提高了芯片的电流密度,而且通过将阴极电极和阳极电极分别设置在衬底的两侧,形成垂直型PIN二极管,提高了集成度。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种氮化镓垂直型PIN二极管的结构示意图;
图2是本发明实施例提供的氮化镓垂直型PIN二极管的制备方法的结构示意图。
图3是本发明实施例提供的氮化镓垂直型PIN二极管的制备方法的流程示意图。
图中,101-衬底,102-氮化镓缓冲层,103-N+氮化镓外延层,104-本征氮化镓外延层,105-P+氮化镓外延层,106-阳极电极,107-欧姆接触电极金属层,108-阴极金属层,109-钝化层。
具体实施方式
为了使本技术领域的人员更好地理解本方案,下面将结合本方案实施例中的附图,对本方案实施例中的技术方案进行清楚地描述,显然,所描述的实施例是本方案一部分的实施例,而不是全部的实施例。基于本方案中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本方案保护的范围。
本方案的说明书和权利要求书及上述附图中的术语“包括”以及其他任何变形,是指“包括但不限于”,意图在于覆盖不排他的包含,并不仅限于文中列举的示例。此外,术语“第一”和“第二”等是用于区别不同对象,而非用于描述特定顺序。
目前,采用GaN异质外延材料制作的PIN二极管大多将二极管的阳极和阴极制作在晶圆的同一面,芯片的集成度较低,增加了后期的使用难度和成本,因此在工业产品中使用较少。
为了解决上述技术问题,以下结合具体附图对本发明的实现进行详细的描述:
本发明实施例提供了一种氮化镓垂直型PIN二极管。该氮化镓垂直型PIN二极管包括:衬底、氮化镓缓冲层、N+氮化镓外延层、本征氮化镓外延层、P+氮化镓外延层、阳极电极和阴极电极,其中,阴极电极包括欧姆接触电极金属层和阴极金属层。具体的,衬底包括相对设置的第一表面和第二表面。氮化镓缓冲层外延生长在衬底的第一表面。PIN结包括在氮化镓缓冲层上依次垂直生长的N+氮化镓外延层、本征氮化镓外延层、P+氮化镓外延层。上述阳极电极设置在P+氮化镓外延层远离衬底的第一表面上。阴极电极包括欧姆接触电极金属层和阴极金属层。其中,在衬底的第二表面设有刻蚀槽,刻蚀槽至少延伸至露出N+氮化镓外延层,欧姆接触电极金属层设置在刻蚀槽内、与N+氮化镓外延层形成欧姆接触,阴极金属层形成在欧姆接触电极金属层上。
图1示出了本发明实施例提供的一种氮化镓垂直型PIN二极管。该氮化镓垂直型PIN二极管包括:衬底101,及在衬底101的上表面从下至上依次生长的氮化镓缓冲层102、PIN结和阳极电极106。其中,PIN结包括N+氮化镓外延层103、本征氮化镓外延层104和P+氮化镓外延层105,依次垂直生长在上述氮化镓缓冲层102上。
在衬底101的第二表面设有刻蚀槽,刻蚀槽至少延伸至露出N+氮化镓外延层103,欧姆接触电极金属层107设置在刻蚀槽内、与N+氮化镓外延层103形成欧姆接触,阴极金属层108形成在欧姆接触电极金属层107上,最终形成阴极电极。
在一些实施例中,上述衬底可以为SiC、Si、蓝宝石等。可根据用户实际需要选取不同的衬底,在此不一一赘述。
具体的,上述衬底101的厚度可以为10μm~200μm、氮化镓缓冲层102的厚度可以为0.01μm~5μm、N+氮化镓外延层103的厚度可以为0.1μm~5μm、本征氮化镓外延层104的厚度可以为0.1μm~100μm、P+氮化镓外延层105的厚度可以为0.1μm~5μm。阳极电极106厚度可以为1μm~10μm。阳极电极的金属可以为Ti/Au、Ni/Au或Ti/Al。
在一些实施例中,上述欧姆接触电极金属层107与阳极电极106在垂直于PIN结的方向上对应设置。可选的,欧姆接触电极金属层107与阳极电极106尺寸相当、且相对PIN结位置对称。从而增大了芯片PIN结与阴极电极和阳极电极的接触面积,提高了芯片的电流密度。在实际使用中,可以通过调整刻蚀槽的位置,调整芯片的电流密度。
在一些实施例中,为了能够保护氮化镓垂直型PIN二极管,可在阳极电极106的上表面增加钝化层109,保护二极管。具体的,钝化层的厚度可以为0.1μm~10μm。
在一些实施例中,欧姆接触电极金属层107的金属可以为Ti/Al、Ti/Al/Ni/Au、Ti/Al/Ti/Au或Ti/Al/Pt/Au等可以与N+氮化镓外延层103形成欧姆接触的金属体系。可根据具体使用情况进行选取合适的材料。
本发明实施例提供的一种氮化镓垂直型PIN二极管,通过在衬底的第二表面设置刻蚀槽,且刻蚀槽延伸至N+氮化镓外延层,在刻蚀槽内设有欧姆接触电极金属层和阴极金属层形成阴极电极,从而在PIN结的两侧形成阴极电极和阳极电极,增大了PIN结和电极的接触面积,增大了电流密度,而且使芯片的集成度提供,便于后续装配。
另一方面,本发明实施例还提供了一种氮化镓垂直型PIN二极管的制备方法,请一并参见图2和图3,包括:
S201、在衬底的上表面依次生长氮化镓缓冲层、N+氮化镓外延层、本征氮化镓外延层、P+氮化镓外延层和阳极电极。
具体的,上述衬底可以为SiC、Si、蓝宝石等。上述氮化镓缓冲层102的厚度可以为0.01μm~5μm、N+氮化镓外延层103的厚度可以为0.1μm~5μm、本征氮化镓外延层104的厚度可以为0.1μm~100μm、P+氮化镓外延层105的厚度可以为0.1μm~5μm。阳极电极106厚度可以为1μm~10μm。阳极电极的金属可以为Ti/Au、Ni/Au或Ti/Al。
在一些实施例中,为了能够保护氮化镓垂直型PIN二极管,可在阳极电极106的上表面淀积一层钝化层109,保护二极管。具体的,钝化层的厚度可以为0.1μm~10μm。
S202、将衬底的下表面减薄至预设厚度。
具体的,将衬底101的下表面减薄,剩余衬底的厚度为10μm~200μm。减薄衬底后,氮化镓垂直型PIN二极管不仅降低了正向压降,而且也提高了芯片的电流密度。
S203、在减薄后的衬底的下表面进行刻蚀,直至刻蚀露出N+氮化镓外延层后,停止刻蚀。
具体的,将对应阴极区域的衬底101和氮化镓缓冲层102去除,直至露出N+氮化镓外延层103,形成一个刻蚀槽。
在一些实施例中,将阳极电极106对应区域的减薄后的衬底101和氮化镓缓冲层102进行刻蚀,直至刻蚀露出N+氮化镓外延层103后,停止刻蚀。此时,刻蚀槽的位置与阳极电极106的在竖直方向上的位置相一致,从而可以更进一步的提高电流密度。
S204、在露出的N+氮化镓外延层上沉积欧姆接触电极金属层。
具体的,欧姆接触电极金属层107的金属可以为Ti/Al、Ti/Al/Ni/Au、Ti/Al/Ti/Au或Ti/Al/Pt/Au等可以与N+氮化镓外延层103形成欧姆接触的金属体系。
通过在露出的N+氮化镓外延层103上沉积欧姆接触电极金属层107,从而与N+氮化镓外延层103形成阴极欧姆接触电极。
S205、对欧姆接触电极金属层进行激光退火后,在退火后的欧姆接触电极金属层上制备阴极金属层。
为了进一步提高氮化镓垂直型PIN二极管的性能,采用激光退火,对欧姆接触电极金属层进行照射处理。激光退火具有热积存小、高温影响深度浅等优点,用来制备欧姆接触可以忽略高温对衬底背面结构的影响,更好地与减薄工艺兼容,从而提高器件性能。
具体的,激光的能量密度可以为1J/cm2~5J/cm2
在激光退火后形成阴极欧姆接触后,在沉积金属在整个衬底101的背面,从而形成氮化镓垂直型PIN二极管背面阴极金属层。
本发明实施例提供的一种氮化镓垂直型PIN二极管的制备方法,首先在衬底上刻蚀形成刻蚀槽,从而露出N+氮化镓外延层;然后,在露出的N+氮化镓外延层上沉积欧姆接触电极金属层,形成阴极欧姆接触电极。最后,通过对欧姆接触电极金属层进行激光退火后,形成阴极欧姆接触后,在退火后的欧姆接触电极金属层上制备阴极金属层,形成阴极电极。如此,制备形成异质外延氮化镓垂直型PIN二极管,从而不仅提高了芯片的电流密度,而且通过将阴极金属层设置在衬底下部,形成垂直型PIN二极管,提高了集成度。
以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种氮化镓垂直型PIN二极管,其特征在于,包括:
衬底,所述衬底相对设有第一表面和第二表面;
氮化镓缓冲层,外延生长在所述衬底的第一表面;
PIN结,所述PIN结包括在所述氮化镓缓冲层上依次垂直生长的N+氮化镓外延层、本征氮化镓外延层、P+氮化镓外延层;
阳极电极,设置在所述P+氮化镓外延层远离所述衬底的第一表面;
阴极金属层,包括欧姆接触电极金属层和阴极金属层,其中,在所述衬底的第二表面设有刻蚀槽,所述刻蚀槽至少延伸至露出所述N+氮化镓外延层,所述欧姆接触电极金属层设置在所述刻蚀槽内、与所述N+氮化镓外延层形成欧姆接触,所述阴极金属层形成在所述欧姆接触电极金属层上。
2.如权利要求1所述的氮化镓垂直型PIN二极管,其特征在于,所述欧姆接触电极金属层与所述阳极电极在垂直于所述PIN结的方向上对应设置。
3.如权利要求2所述的氮化镓垂直型PIN二极管,其特征在于,所述欧姆接触电极金属层与所述阳极电极尺寸相当、且相对所述PIN结位置对称。
4.如权利要求1所述的氮化镓垂直型PIN二极管,其特征在于,所述阳极电极上还设有钝化层。
5.如权利要求4所述的氮化镓垂直型PIN二极管,其特征在于,所述衬底的厚度为10μm~200μm、所述氮化镓缓冲层的厚度为0.01μm~5μm、所述N+氮化镓外延层的厚度为0.1μm~5μm、所述本征氮化镓外延层的厚度为0.1μm~100μm、所述P+氮化镓外延层的厚度为0.1μm~5μm和/或所述钝化层的厚度为0.1μm~10μm。
6.如权利要求1所述的氮化镓垂直型PIN二极管,其特征在于,所述衬底为SiC、Si或蓝宝石。
7.如权利要求1所述的氮化镓垂直型PIN二极管,其特征在于,所述欧姆接触电极金属层的金属为Ti/Al、Ti/Al/Ni/Au、Ti/Al/Ti/Au或Ti/Al/Pt/Au;和/或
所述阳极电极的金属为Ti/Au、Ni/Au或Ti/Al。
8.一种氮化镓垂直型PIN二极管的制备方法,其特征在于,包括:
提供一衬底;
在所述衬底的上表面依次生长氮化镓缓冲层、N+氮化镓外延层、本征氮化镓外延层、P+氮化镓外延层和阳极电极;
将所述衬底的下表面减薄至预设厚度;
在所述减薄后的衬底的下表面进行刻蚀,直至刻蚀露出所述N+氮化镓外延层后,停止刻蚀;
在露出的所述N+氮化镓外延层上沉积欧姆接触电极金属层;
对所述欧姆接触电极金属层进行激光退火后,在退火后的所述欧姆接触电极金属层上制备阴极金属层。
9.如权利要求8所述的氮化镓垂直型PIN二极管的制备方法,其特征在于,在所述减薄后的衬底的下表面进行刻蚀时,将所述阳极电极对应区域的所述减薄后的衬底和所述氮化镓缓冲层进行刻蚀。
10.如权利要求8所述的氮化镓垂直型PIN二极管的制备方法,其特征在于,所述激光的能量密度为1J/cm2~5J/cm2
CN202111016883.1A 2021-08-31 2021-08-31 氮化镓垂直型pin二极管及制备方法 Pending CN113871463A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111016883.1A CN113871463A (zh) 2021-08-31 2021-08-31 氮化镓垂直型pin二极管及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111016883.1A CN113871463A (zh) 2021-08-31 2021-08-31 氮化镓垂直型pin二极管及制备方法

Publications (1)

Publication Number Publication Date
CN113871463A true CN113871463A (zh) 2021-12-31

Family

ID=78989014

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111016883.1A Pending CN113871463A (zh) 2021-08-31 2021-08-31 氮化镓垂直型pin二极管及制备方法

Country Status (1)

Country Link
CN (1) CN113871463A (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103904135A (zh) * 2014-04-18 2014-07-02 苏州捷芯威半导体有限公司 肖特基二极管及其制造方法
CN104868029A (zh) * 2014-02-26 2015-08-26 南通同方半导体有限公司 一种氮化镓基发光二极管及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104868029A (zh) * 2014-02-26 2015-08-26 南通同方半导体有限公司 一种氮化镓基发光二极管及其制作方法
CN103904135A (zh) * 2014-04-18 2014-07-02 苏州捷芯威半导体有限公司 肖特基二极管及其制造方法

Similar Documents

Publication Publication Date Title
US10333006B2 (en) Termination structure for gallium nitride Schottky diode including junction barriar diodes
US8927402B2 (en) Method for forming termination structure for gallium nitride Schottky diode
JP5150803B2 (ja) 複数のメサを有するラテラル導電型ショットキーダイオード
CN110085518B (zh) 一种选择性电化学方法剥离的可转移GaN薄膜及其器件的制备方法
US8981432B2 (en) Method and system for gallium nitride electronic devices using engineered substrates
JP2019528576A (ja) 加工基板と統合された電子パワーデバイス
CN107978642B (zh) 一种GaN基异质结二极管及其制备方法
CN101694842B (zh) 一种功率型AlGaN/GaN肖特基二极管及其制作方法
JP2006140368A (ja) 半導体装置とその製造方法
CN104851864A (zh) 带有悬空梁式引线结构的GaN肖特基二极管及其制作方法
CN104851921A (zh) 一种垂直结构的GaN基肖特基二极管及其制作方法
TW200812110A (en) Vertical nitride semiconductor light emitting diode and method of manufacturing the same
JP5564799B2 (ja) 窒化ガリウム系半導体電子デバイスを作製する方法
CN212365972U (zh) 融合pn肖特基二极管
CN111276533B (zh) 一种选择区域凹槽栅GaN电流孔径垂直结构晶体管结构及实现方法
CN204614773U (zh) 带有悬空梁式引线结构的GaN肖特基二极管
CN102054875A (zh) 一种功率型GaN基肖特基二极管及其制作方法
CN113871463A (zh) 氮化镓垂直型pin二极管及制备方法
CN115394833A (zh) 一种基于异质外延衬底的完全垂直型GaN功率二极管的器件结构及其制备方法
CN113964181A (zh) 一种pn结基极耦合的氮化镓肖特基二极管及制备方法
US9595616B1 (en) Vertical III-nitride thin-film power diode
CN113299766B (zh) 一种GaN准垂直结构二极管及其制备方法
JP2015029099A (ja) 窒化ガリウム系ダイオード及びその製造方法
CN113871462A (zh) 一种GaN垂直型肖特基二极管及制作方法
JP7026721B2 (ja) 積層型高ブロッキングiii-v半導体パワーダイオード

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination