CN113871356A - 半导体封装设备和其制造方法 - Google Patents

半导体封装设备和其制造方法 Download PDF

Info

Publication number
CN113871356A
CN113871356A CN202110333528.0A CN202110333528A CN113871356A CN 113871356 A CN113871356 A CN 113871356A CN 202110333528 A CN202110333528 A CN 202110333528A CN 113871356 A CN113871356 A CN 113871356A
Authority
CN
China
Prior art keywords
hole
substrate
dielectric layer
electronic component
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110333528.0A
Other languages
English (en)
Inventor
郭彦成
杨韶纶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN113871356A publication Critical patent/CN113871356A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0061—Packages or encapsulation suitable for fluid transfer from the MEMS out of the package or vice versa, e.g. transfer of liquid, gas, sound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0006—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0074—3D packaging, i.e. encapsulation containing one or several MEMS devices arranged in planes non-parallel to the mounting board
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/02—Microstructural systems; Auxiliary parts of microstructural devices or systems containing distinct electrical or optical devices of particular relevance for their function, e.g. microelectro-mechanical systems [MEMS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0214—Biosensors; Chemical sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0257—Microphones or microspeakers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0264—Pressure sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0278—Temperature sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/012—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being separate parts in the same package
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0785—Transfer and j oin technology, i.e. forming the electronic processing unit and the micromechanical structure on separate substrates and joining the substrates
    • B81C2203/0792—Forming interconnections between the electronic processing unit and the micromechanical structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体封装设备和制造半导体封装设备的方法。所述半导体封装设备包含衬底、第一电子组件、第一介电层和第一孔洞。所述衬底具有第一表面和与所述第一表面相对的第二表面。所述第一电子组件安置于所述第一表面上。所述第一介电层安置于所述第二表面上并且具有远离所述衬底的第三表面。所述第一孔洞从所述第一介电层和所述衬底延伸。所述第一孔洞与所述第一电子组件大体上对准。

Description

半导体封装设备和其制造方法
技术领域
本公开涉及半导体封装设备和其制造方法，并且涉及包含电子组件的半导体封装设备和其制造方法。
背景技术
半导体封装设备可包含衬底和附接到其的多个设备。衬底可具有促进设备中的一个的外部信号接收的穿通孔。然而，由于穿通孔自身可变成设备污染的通道，因此穿通孔会限制一系列后续制造操作。在一些技术中，塑料构件可附接到衬底，具有与衬底的穿通孔对准的穿通孔以便促进外部信号接收。然而，难以识别将塑料构件恰当地附接到衬底的适当粘附剂，且技术上难以将衬底的穿通孔与塑料构件的穿通孔对准在可容许的范围内。
发明内容
在一些实施例中，一种半导体封装设备包含衬底、第一电子组件、第一介电层和第一孔洞。所述衬底具有第一表面和与所述第一表面相对的第二表面。所述第一电子组件安置于所述第一表面上。所述第一介电层安置于所述第二表面上并且具有远离所述衬底的第三表面。所述第一孔洞延伸穿过所述第一介电层和所述衬底。所述第一孔洞与所述第一电子组件大体上对准。
在一些实施例中，一种半导体封装设备包含衬底、第一微机电系统(MEMS)设备、第二MEMS设备、第一孔洞和第二孔洞。所述衬底具有第一表面和与所述第一表面相对的第二表面。第一MEMS设备安置于第一表面上。第二MEMS设备安置于第二表面上。第一孔洞包含延伸穿过衬底并且与第一MEMS设备大体上对准的第一区段。第二孔洞延伸穿过衬底并且与第二MEMS设备大体上对准。
在一些实施例中，一种制造半导体封装设备的方法包含：提供具有第一表面和与所述第一表面相对的第二表面的衬底；在所述第二表面上形成第一介电层且所述第一介电层具有远离所述衬底的第三表面；形成从所述第三表面延伸到所述第一表面的第一孔洞；和在所述第一表面上安置第一电子组件。所述第一孔洞与所述第一电子组件大体上对准。
附图说明
当结合附图阅读时，从以下具体实施方式易于理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且出于论述清楚起见，可任意增大或减小各种结构的尺寸。
图1说明根据本公开的一些实施例的半导体封装设备的横截面视图。
图2A说明根据本公开的一些实施例的如图1中所示的虚线框B1的放大视图。
图2B说明根据本公开的一些实施例的如图1中所示的虚线框B1的放大视图。
图3说明根据本公开的一些实施例的半导体封装设备的横截面视图。
图4说明根据本公开的一些实施例的半导体封装设备的横截面视图。
图5说明根据本公开的一些实施例的半导体封装设备的横截面视图。
图6说明根据本公开的一些实施例的半导体封装设备的横截面视图。
图7说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图8说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图9说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图10说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图11说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图12说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图13说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图14说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图15说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图16说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图17说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图18说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图19说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图20说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图21说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图22说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图23说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图24说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图25说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
图26说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。
具体实施方式
贯穿附图和详细描述使用共用参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本公开的实施例。
以下公开内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以解释本公开的某些方面。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。
本公开提供一种半导体封装设备，其包含衬底、安置于衬底的表面上的第一电子组件和安置于衬底的另一表面上的介电层。第一孔洞延伸穿过衬底和介电层并且与第一电子组件大体对准，从而允许第一电子组件有效地接收穿过其的至少一个信号。反射层可沿着第一孔洞的侧壁安置以减小在物理信号传递期间的反射损耗。此外，为增强半导体封装设备的稳健性，介电层可牢固地固持安置于衬底上的一或多个相对小的设备。因此，可达成相对小的包装大小。此外，可经由相对便宜的工艺(例如机械钻孔或激光烧蚀)形成第一孔洞。
另外，半导体封装设备可包含与介电层安置于衬底的同一侧部上的第二电子组件。第二孔洞延伸穿过衬底并且与第二电子组件基本对准。第二电子组件可有效地接收穿过第二孔洞的至少一个物理信号。通过这类布置，第一电子组件和第二电子组件可个别地接收彼此不同的至少一个物理信号。
图1说明根据本公开的一些实施例的半导体封装设备1A的横截面视图。半导体封装设备1A包含衬底1、第一电子组件2、第一介电层3、第一孔洞4、反射层18和连接元件51。
衬底1具有第一表面101和与第一表面101相对的第二表面102。第一电子组件2安置于第一表面101上。连接元件51安置于第一电子组件2与衬底1的第一表面101之间。连接元件51可将第一电子组件2电连接到衬底1。
衬底1可包含例如印刷电路板(PCB)，例如纸基铜箔层合物、复合铜箔层合物，或聚合物浸渍的玻璃纤维基铜箔层合物。连接元件51可包含例如(但不限于)焊料、粘附剂(其可包含导电粘附剂(例如与导电粒子混合的树脂))，或其它合适的焊接材料。
第一电子组件2包含壳体21、基部22和作用侧23。壳体21与基部22接触。作用侧(active side)23与基部接触并且被壳体21环绕。作用侧23被配置成接收或检测至少一个物理信号。在一些实施例中，作用侧23可包含膜。壳体21、基部22和作用侧23可界定用以检测至少一个物理信号的变化的腔。第一电子组件2被配置成从环境(例如，声音、压力、光、温度、湿气、气体等等)接收或检测至少一个物理信号并且将所接收的物理信号转换成电信号(例如，用于后续处理)。如图1中所示，第一孔洞4与第一电子组件2对准以便促进第一电子组件2对前述物理信号的接收。在一些实施例中，第一电子组件2可为微机电系统(MEMS)设备，其包含例如压力传感器、麦克风、气压计、温度计、湿度计、气体检测器等。
第一介电层3安置于衬底的第二表面102上。第一介电层3具有远离衬底1的第三表面301和朝向衬底1的第四表面302。在一些实施例中，第四表面302可与第二表面102接触。第一介电层3可包含环氧树脂或其它合适的模具材料。
第一孔洞4延伸穿过衬底1和/或第一介电层3。第一孔洞4包含延伸穿过衬底1的第一区段41和延伸穿过第一介电层3的第二区段42。第一孔洞4从第三表面301延伸到第一表面101。举例来说，第一孔洞4具有与第一表面101相邻的第一端401和与第三表面301相邻的第二端402。在一些实施例中，第一端401靠近第一电子组件2的作用侧23。第二端402远离第一电子组件2的作用侧23。在一些实施例中，第二端402可暴露或被具有微孔材料的保护层覆盖。第一孔洞4的第二端402与第一电子组件2大体上对准，从而允许第一电子组件2有效地接收或检测穿过第一孔洞4的物理信号。替代地，第二端402可定位成面向至少一个外部信号源以便促进物理信号的传递。外部信号源可位于第三表面301上方或介电层3的侧表面处。外部信号源可位于衬底1的第一表面101下方。可在前述方位同时呈现多个外部信号源。
在比较性实施例中，半导体封装设备包含具有第一孔洞的衬底、安置于衬底的第一侧上的电子组件，和安置于与衬底的第一侧相对的第二侧上的塑料构件。塑料构件包含与第一孔洞对准的第二孔洞，因此电子组件可接收穿过第一孔洞和第二孔洞的外部信号。然而，在附接工艺中技术上难以将第一孔洞和第二孔洞对齐。第一孔洞和第二孔洞的未对准可使外部信号的传递效率降低。在本公开中，第一孔洞4与第一电子组件2基本对准并且延伸穿过衬底1和第一介电层3，提供用于物理信号的不受阻碍传递路径且因此改进传递效率。
此外，第一孔洞4可通过例如机械钻孔或激光烧蚀形成，因此其工艺成本相对小于形成具有孔洞的塑料构件的工艺成本。
如图1中所示，反射层18安置于第一介电层3上和第一孔洞4内。在图2A中呈现反射层18的详细说明。图2A说明根据本公开的一些实施例的如图1中所示的虚线框B1的放大视图。第一区段41具有衬底1内的第一侧壁413。第二区段42具有第一介电层3内的第二侧壁423。在一些实施例中，第一侧壁413和第二侧壁423可顺畅地连接。在替代实施例中，第一侧壁413和第二侧壁423可形成具有一或多个陡变阶梯的不连续表面。在一些实施例中，第一侧壁413具有大体上垂直于第一表面101和/或第二表面102的大体线性轮廓。第二侧壁423具有大体上垂直于第二表面102和第三表面301的大体线性轮廓。在一些实施例中，如图2A中所说明的第一孔洞4可以机械钻孔工艺形成。如图2A中所示，反射层18包含安置于第一介电层3的第三表面301上的第一部分181。反射层18包含沿着第一侧壁413和/或第二侧壁423安置的第二部分182。反射层18可具有光滑表面。因此，反射层18减少在物理信号穿过第一孔洞4的传递期间的反射损耗。在一些实施例中，反射层18可充当半导体封装设备1A中的天线的一部分。
反射层18可包含与第一介电层3接触的晶种层。在替代实施例中，反射层18可不含晶种层。反射层18的材料可包含金属，例如铜(Cu)、金(Au)、铝(Al)、钛(Ti)或其它合适的材料。在一些实施例中，反射层18的材料可包含非金属。在一些实施例中，可不存在反射层18。
图2B说明根据本公开的一些实施例的如图1中所示的虚线框B1的放大视图。图2B中示出的结构类似于图2A中的结构，不同之处在于第一孔洞4具有楔形轮廓。在一些实施例中，第一侧壁413具有大体倾斜于第一表面101和/或第二表面102的大体线性轮廓。第二侧壁423具有大体倾斜于第二表面102和第三表面301的大体线性轮廓。在一些实施例中，第一侧壁413和第二侧壁423可顺畅连接。在替代实施例中，第一侧壁413和第二侧壁423可形成具有一或多个陡变阶梯的不连续表面。如图2B中所说明的第一孔洞4可以激光烧蚀工艺形成。
再次参考图1，半导体封装设备1A另外包含半导体裸片9、接合线91、设备10和连接元件55。半导体裸片9安置于衬底10的第二表面102上。半导体裸片9通过接合线91电连接到衬底1，其被第一介电层3覆盖。在一些实施例中，半导体裸片9可通过多个接合线电连接到衬底1。设备10通过连接元件55安置于衬底1的第二表面102上。半导体裸片9和/或设备10被第一介电层3覆盖。除了通过连接元件55形成的附接之外，第一介电层3有助于牢固地固定设备10。因此，增强半导体封装设备1A的稳健性。此外，借助第一介电层3提供的强化，连接元件55的所述可以减少并且相对小的设备可集成到半导体封装设备1A中，从而产生相对地较小的封装。替代地，例如设备10的小尺寸设备可与第一介电层3安置于同一侧上并且包封于其中而不占据衬底1相对侧。
半导体裸片9可包含例如处理器、控制器(例如存储器控制器)、存储器裸片、电源设备或高速输入/输出设备。设备10可包含有源电组件，例如晶体管或二极管。设备10可包含无源电组件，例如电容器、电阻器或电感器。可借助于表面安装技术(SMT)获得设备10和衬底1之间的电连接。
在一些实施例中，半导体裸片9可通过连接元件安置于衬底1的第一表面101或第二表面102上。在一些实施例中，多个半导体裸片可通过多个连接元件安置于衬底1的第一表面101或第二表面102上。
参考图1，半导体封装设备1A另外包含第二电子组件6、第二孔洞7和连接元件52。第二电子组件6安置于衬底1的第二表面102上。连接元件52安置于第二电子组件6与衬底1的第二表面102之间。连接元件52可将第二电子组件6电连接到衬底1。第二电子组件6被第一介电层3覆盖。第一介电层3有助于牢固地固定第二电子组件6。连接元件52可安置于衬底1的金属层上，所述金属层环绕第二孔洞7。连接元件52将第二孔洞7与第一介电层3隔开。在一些实施例中，连接元件52可由焊料组成并且在第二端702处构形第二孔洞7的边界。举例来说，从俯视视角，连接元件52可形成圆形图案，间隔在第一介电层3和第二孔洞7之间。如果连接元件52不使第一介电层3和第二孔洞7完全间隔开，那么第一介电层3的一部分可在第一介电层3形成期间例如经由模制操作进入第二孔洞7，进而降低穿过第二孔洞7的至少一个物理信号的传递效率。
连接元件52可包含例如(但不限于)焊料、粘附剂(其可包含导电粘附剂(例如与导电粒子混合的树脂))，或其它合适的焊接材料。
第二电子组件6包含壳体61、基部62和作用侧63。壳体61与基部62接触。作用侧63与基部接触并且被壳体61环绕。作用侧63被配置成接收或检测至少一个信号。在一些实施例中，作用侧63可包含膜。壳体61、基部62和作用侧63可界定检测至少一个信号的变化的腔。第二电子组件6被配置成从环境(例如，声音、压力、光、温度、湿气、气体、等等)接收或检测至少一个物理信号并且将所接收的物理信号转换成电信号(例如，用于后续处理)。在一些实施例中，第二电子组件6可为MEMS设备，其可包含例如压力传感器、麦克风、气压计、温度计、湿度计、气体检测器等。
第二孔洞7延伸穿过衬底1。第二孔洞7从第二表面102延伸到第一表面101。第二孔洞7具有与第一表面101相邻的第一端701和与第二表面102相邻的第二端702。第一端701远离第二电子组件6的作用侧63并且可暴露或可被具有微孔材料的保护层覆盖。第二端702靠近第二电子组件6的作用侧63。第二孔洞7与第二电子组件6大体上对准，从而允许第二电子组件6有效地接收或检测穿过其的物理信号。替代地，第一端701可定位成面向至少一个外部信号源以便促进物理信号的传递。外部信号源可位于衬底1的第一表面101下方。可在前述方位处同时呈现多个外部信号源。
在一些实施例中，导电层可沿着第二孔洞7的侧壁安置以减小在物理信号传递期间的反射损耗。
第一电子组件2和第二电子组件6安置于衬底1的不同表面上。第一电子组件2具有第二表面102上的第一投影面积A1且第二电子组件6具有第二表面102上的第二投影面积A2。第一投影面积A1和第二投影面积A2隔开。第一电子组件2和第二组件6可接收或检测相同类别但由不同信号源产生的物理信号。举例来说，第一电子组件2和第一孔洞4被配置成接收由环境产生的音频信号，而第二电子组件6和第二孔洞7被配置成接收由半导体封装设备1A的用户产生的音频信号。
在比较性实施例中，通过组装室处的多个焊接操作，将一或多个电子组件手动组装到柔性衬底，所述柔性衬底与例如电池、充电器引脚、扬声器等一起附加到PCB衬底。然而，前述组装的成本较高且具有低生产输送量。在本公开中，第一电子组件2和第二组件6与半导体封装设备1A的衬底1集成在一起，且因此无需附加焊接操作，从而降低生产成本并且提高生产处理量。
在一些实施例中，半导体封装设备1A另外包含安置于衬底1的第一表面101上的天线8。天线8可电连接到衬底1。
在一些实施例中，半导体封装设备1A另外包含多个导通孔11、导电层12、柔性衬底13和连接元件56。所述多个导通孔11安置于第一介电层3中。所述多个导通孔11从第三表面301延伸到第四表面302。所述多个导通孔11可电连接第一介电层3的第二表面302处的衬底1和第一介电层3的第一表面301处的导电层12。在一些实施例中，导通孔11允许柔性衬底13和第一电子组件2之间的电连通。导电层12可包含导电迹线或导电衬垫。所述多个导通孔11的材料可包含金属，例如铜(Cu)、金(Au)、铝(Al)、钛(Ti)或其它合适的材料。导电层12的材料可包含金属，例如铜(Cu)、金(Au)、铝(Al)、钛(Ti)或其它合适的材料。
柔性衬底13安置于第一介电层3上。柔性衬底13通过连接元件56和导电层12电连接到导电通孔11。柔性衬底13可包含被配置成电连接到其它设备或封装的多个导电衬垫。
图3说明根据本公开的一些实施例的半导体封装设备1B的横截面视图。半导体封装设备1B类似于图1中的半导体封装设备1A，不同之处在于半导体封装设备1B包含第一孔洞14，而非半导体封装设备1A的第一孔洞4。第一孔洞14具有与第一表面101相邻的第一端1401。第一介电层3具有从第三表面301延伸到第四表面302的侧面303。第一孔洞14具有与侧面303相邻的第二端1402。第一孔洞14包含延伸穿过衬底1的第一区段141。第一区段141可与第一电子组件2大体上对准。第一孔洞14包含从第四表面302暴露的第二区段142和从侧面303暴露的第三区段143。第二区段142和第三区段143连接于第一介电层3内。第二区段142的侧壁和第三区段143的侧壁可形成锐角、直角或钝角。第一区段141的侧壁和第二区段142的侧壁可顺畅连接。第一电子组件2进而可从半导体封装设备1A旁边的至少一个外部信号源接收或检测至少一个物理信号。举例来说，第一电子组件2和第一孔洞14被配置成接收由半导体封装设备1B的用户产生的音频信号，而第二电子组件6和第二孔洞7被配置成接收由环境产生的音频信号。在一些实施例中，半导体封装设备1B可包含安置于第一表面101上的介电层，且可包封第一电子组件2或天线8。在一些实施例中，介电层可以选择性模制工艺形成，并且暴露第二孔洞7或第一表面101的部分。
在一些实施例中，第一孔洞14可包含衬底1内的多个区段。所述多个切片可连接。所述多个区段的侧壁可形成锐角、直角或钝角。
图4说明根据本公开的一些实施例的半导体封装设备2A的横截面视图。半导体封装设备2A类似于图1中的半导体封装设备1A，不同之处在于半导体封装设备2A包含第二电子组件16和第二孔洞17，而非半导体封装设备1A的第二电子组件6和第二孔洞7。第二电子组件16安置于第一表面101上。连接元件57安置于第二电子组件16与第一表面101之间。第二电子组件16包含壳体161、基部162和作用侧163。第二电子组件16可类似于第一电子组件2。第二电子组件16可不同于第一电子组件2。第二孔洞17延伸穿过第一介电层3和衬底1。第二孔洞17从第三表面301延伸到第一表面101。第二孔洞17包含衬底1内的第一区段171和第一介电层3内的第二区段172。第二孔洞17与第二电子组件16大体上对准，使得第二电子组件16可有效地接收或检测穿过第二孔洞7的至少一个物理信号。此外，第二孔洞17的第二端1702可面向至少一个外部信号源以进一步促进物理信号的传递。第一电子组件2和第二电子组件16可接收或检测相同类别但由不同信号源产生的物理信号。举例来说，第一电子组件2和第一孔洞4被配置成接收由半导体封装设备2A的用户产生的音频信号，而第二电子组件16和第二孔洞17被配置成接收由环境产生的音频信号。
图5说明根据本公开的一些实施例的半导体封装设备2B的横截面视图。半导体封装设备2B类似于图4中的半导体封装设备2A，不同之处在于半导体封装设备2B包含第二孔洞27，而非半导体封装设备2A的第二孔洞17。第二孔洞27具有与第一表面101相邻的第一端2701和与第一介电层3的侧面303相邻的第二端2702。第一孔洞27包含延伸穿过衬底1的第一区段271。第一区段271可与第二电子组件16大体上对准。第二孔洞27包含从第四表面302暴露的第二区段272和从侧面303暴露的第三区段273。第二区段272和第三区段273在第一介电层3内连接。第三区段273可平行于第二表面102。第二区段272的侧壁和第三区段273的侧壁可形成锐角、直角或钝角。第一区段271的侧壁和第二区段272的侧壁可顺畅连接。因此，第二电子组件16可从半导体封装设备1A旁边的至少一个外部信号源接收或检测至少一个物理信号。举例来说，第一电子组件2和第一孔洞4被配置成接收由环境产生的音频信号，而第二电子组件16和第二孔洞27被配置成接收由半导体封装设备2B的用户产生的音频信号。
图6说明根据本公开的一些实施例的半导体封装设备2C的横截面视图。半导体封装设备2C类似于图5中的半导体封装设备2B，不同之处在于半导体封装设备2C另外包含安置于衬底1的第一表面101上的第二介电层15。第一电子组件2和/或第二电子组件16被第二介电层15覆盖。天线8被第二介电层15环绕。天线8可具有从第二介电层15暴露的表面。第二介电层15有助于牢固地固持第一电子组件2、第二电子组件16和/或天线8。在替代实施例中，天线8可被第二介电层2包封。天线8可具有远离衬底1并且被第二介电层2覆盖的表面。
在一些实施例中，更多电子组件可安置于第一表面101或第二表面102上且被配置成从环境接收或检测至少一个物理信号。在一些实施例中，更多半导体裸片、设备可安置于表面101或第二表面102上并且电连接到衬底1。
图7到图14说明根据本公开的一些实施例的用于制造半导体封装设备的方法。在一些实施例中，所述方法是用于制造图1中示出的半导体封装设备1A。
参考图7，提供衬底1。所述衬底具有第一表面101和与第一表面相对的第二表面102。所述衬底包含从第一表面101延伸到第二表面102的第二孔洞7。在一些实施例中，可沿着第二孔洞7的侧壁安置导电层。
参考图8，通过连接元件52将第二电子组件6附接到第二表面102。第二电子组件6包含壳体61、基部62和作用侧63。作用侧63与第二孔洞7大体上对准。半导体裸片9附接到第二表面102。形成接合布线91以电连接半导体裸片9和衬底1。通过连接元件55将设备10附接到第二表面102。
参考图9，在第二表面102上形成第一介电层3。第一介电层3具有远离衬底1的第三表面301和朝向衬底1的第四表面302。第一介电层3可覆盖第二电子组件6、半导体裸片9、接合布线91和/或设备10。连接元件52被配置成阻止第一介电层3的材料进入第二孔洞7。
参考图10，通过例如机械钻孔工艺或激光烧蚀工艺蚀刻第一介电层3以形成多个开口31。参考图11，通过例如溅镀工艺或电镀工艺随后是图案化和蚀刻工艺，在多个开口31内形成导通孔11并且在第三表面301上形成导电层12。
参考图12，通过例如至少一种机械钻孔工艺或至少一种激光烧蚀工艺蚀刻第一介电层3和衬底1以形成第一孔洞4。第一孔洞从第三表面301延伸到第一表面101。第一孔洞4包含衬底1内的第一区段41和第一介电层3内的第二区段42。第一区段41的侧壁和第二区段42的侧壁可顺畅连接。
参考图13，通过例如物理气相沉积(PVD)或电镀工艺，在第三表面301上并且沿着第一孔洞4的侧壁形成反射层18。反射层18可包含与第一介电层3或衬底1接触的晶种层。
参考图14，通过连接元件51将第一电子组件2附接到第一表面101。第一电子组件2包含壳体21、基部22和作用侧23。作用侧23与第一孔洞4大体上对准。仍参考图14，将天线8附接到第一表面101。然后，可执行单分，并且接合柔性衬底13以形成如图1A中所说明的半导体封装设备1A。
图15到图22说明根据本公开的一些实施例的用于制造半导体封装设备的方法。在一些实施例中，所述方法是用于制造图3中示出的半导体封装设备2A。
参考图15，提供衬底1。所述衬底具有第一表面101和与第一表面相对的第二表面102。参考图16，半导体裸片9附接到第二表面102。形成接合布线91以电连接半导体裸片9和衬底1。通过连接元件55将设备10附接到第二表面102。参考图17，在第二表面102上形成第一介电层3。第一介电层3具有远离衬底1的第三表面301和朝向衬底1的第四表面302。第一介电层3可覆盖半导体裸片9、接合布线91和/或设备10。
参考图18，通过例如机械钻孔工艺或激光烧蚀工艺蚀刻第一介电层3以形成多个开口32。参考图19，通过例如溅镀工艺或电镀工艺随后是图案化和蚀刻工艺，在多个开口32内形成导通孔11并且在第三表面301上形成导电层12。
参考图20，通过例如至少一种机械钻孔工艺或至少一种激光烧蚀工艺蚀刻第一介电层3和衬底1以形成第一孔洞4和第二孔洞17。第一孔洞4和第二孔洞17各自从第三表面301延伸到第一表面101。第一孔洞4包含衬底1内的第一区段41和第一介电层3内的第二区段42。第一区段41的侧壁和第二区段42的侧壁可顺畅连接。第二孔洞17包含衬底1内的第一区段171和第一介电层3内的第二区段172。第一区段171的侧壁和第二区段172的侧壁可顺畅连接。
参考图21，通过例如PVD或电镀工艺在第三表面301上并且沿着第一孔洞4的侧壁和第二孔洞17的侧壁形成反射层18。反射层18可包含与第一介电层3或衬底1接触的晶种层。
参考图22，通过连接元件51将第一电子组件2附接到第一表面101。第一电子组件2包含壳体21、基部22和作用侧23。作用侧23与第一孔洞4大体上对准。此外，通过连接元件57将第二电子组件16附接到第一表面101。第二电子组件16包含壳体161、基部162和作用侧163。仍参考图22，将天线8附接到第一表面101。然后，可执行单分，并且接合柔性衬底13以形成如图2A中所说明的半导体封装设备2A。
图23到图25说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。在一些实施例中，所述方法是用于制造图3中示出的半导体封装设备1B。所说明的工艺的初始阶段与图7到图9中所说明的阶段相同或类似。图23描绘在图9中描绘的阶段之后的阶段。
参考图23，通过例如机械钻孔工艺或激光烧蚀工艺蚀刻第一介电层3以形成多个开口33。参考图24，通过例如溅镀工艺或电镀工艺随后是图案化和蚀刻工艺，在多个开口33内形成导通孔11并且在第三表面301上形成导电层12。
参考图25，通过例如至少一种机械钻孔工艺或至少一种激光烧蚀工艺蚀刻第一介电层3以形成第一孔洞14。第一孔洞14包含衬底1内的第一区段141、处于第一介电层内并且连接到第一区段141的第二区段142，以及从侧面303暴露的第三区段143。第一区段141和第二区段142可以相同的激光烧蚀工艺形成。可在形成第一区段141和第二区段142之前或之后以另一激光烧蚀工艺形成第三区段143。第一区段141和第二区段142可以相同的机械钻孔工艺形成。第三区段143可在形成第一区段141和第二区段142之前或之后以另一机械钻孔工艺形成。然后，可执行与图13和14中说明的步骤类似的步骤和单分，且可接合柔性衬底13以形成如图3中所说明的半导体封装设备1B。
图26说明根据本公开的一些实施例的用于制造半导体封装设备的方法的实例的一或多个阶段。在一些实施例中，所述方法是用于制造图5中示出的半导体封装设备2B。所说明的工艺的初始阶段与图15到图19中所说明的阶段相同或类似。图26描绘在图19中描绘的阶段之后的阶段。
参考图26，通过例如机械钻孔工艺或激光烧蚀工艺蚀刻第一介电层3以形成第一孔洞4。第一孔洞4包含衬底1内的第一区段41、第一介电层3内的第二区段42。第一区段41的侧壁和第二区段42的侧壁可顺畅连接。仍然参考图26，通过例如至少一种机械钻孔工艺或至少一种激光烧蚀工艺蚀刻第一介电层3以形成第二孔洞27。第二孔洞27包含衬底1内的第一区段271、处于第一介电层3内并且连接到第一区段271的第二区段272，以及从侧面303暴露的第三区段273。第一区段271和第二区段272可以相同的机械钻孔工艺形成。第三区段273可在形成第一区段271和第二区段272之前或之后以另一机械钻孔工艺形成。第一区段271和第二区段272可以相同的激光烧蚀工艺形成。第三区段273可在形成第一区段271和第二区段272之前或之后以另一激光烧蚀工艺形成。然后，可执行如图21和22中所说明类似步骤和单分，且可接合柔性衬底13以形成如图5中所说明的半导体封装设备2B。
除非另外规定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在上”、“在下”、“朝下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此类布置而有偏差。
如本文中所使用，术语“大致”、“基本上”、“大体”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当与数值结合使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“基本上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面或大体上共面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。
如本文中所使用，术语“导电(conductive)”、“导电性(electricallyconductive)”和“导电率(electrical conductivity)”指代输送电流的能力。导电材料通常指示展示对于电流流动的极少或零对抗的那些材料。导电性的一个量度是西门子/米(S/m)。通常，导电材料是导电率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的导电率有时可随温度而改变。除非另外规定，否则在室温下测量材料的导电率。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。所述说明可能未必按比例绘制。由于制造工艺和公差，本公开中的工艺再现与实际设备之间可存在区别。可存在未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或工艺适应于本公开的目标、精神以及范围。所有这种修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组不是对本公开的限制。

Claims (20)

1.一种半导体封装设备，其包括：
衬底，其具有第一表面和与所述第一表面相对的第二表面；
第一电子组件，其安置于所述第一表面上；
第一介电层，其安置于所述第二表面上并且具有远离所述衬底的第三表面；和
第一孔洞，其延伸穿过所述第一介电层和所述衬底；
其中所述第一孔洞与所述第一电子组件大体上对准。
2.根据权利要求1所述的半导体封装设备，其另外包括：
第二电子组件，其安置于所述第一表面上；和
第二孔洞，其从所述第三表面延伸到所述第一表面，
其中所述第二孔洞与所述第二电子组件大体上对准。
3.根据权利要求1所述的半导体封装设备，所述第一孔洞具有两端，一端与所述第一介电层的侧面相邻且另一端与所述第一表面相邻。
4.根据权利要求1所述的半导体封装设备，其另外包括安置于所述第一表面上的第二介电层，其中所述第一电子组件被所述第二介电层覆盖。
5.根据权利要求1所述的半导体封装设备，其另外包括通过接合线电连接到所述衬底的半导体裸片，其中所述半导体裸片和所述接合线被所述第一介电层覆盖。
6.根据权利要求1所述的半导体封装设备，其另外包括所述第一介电层中的多个导通孔，其中所述多个导通孔电连接到所述衬底。
7.根据权利要求1所述的半导体封装设备，其另外包括沿着所述第一孔洞的侧壁安置的反射层。
8.根据权利要求1所述的半导体封装设备，其中所述第一孔洞具有楔形轮廓。
9.根据权利要求1所述的半导体封装设备，其中所述第一孔洞具有大体上垂直于所述第三表面的侧壁。
10.根据权利要求1所述的半导体封装设备，其中所述第一电子组件是微机电系统MEMS设备。
11.一种半导体封装设备，其包括：
衬底，其具有第一表面和与所述第一表面相对的第二表面；
第一MEMS设备，其安置于所述第一表面上；
第二MEMS设备，其安置于所述第二表面上；
第一孔洞，其包含延伸穿过所述衬底并且与所述第一MEMS设备大体上对准的第一区段；和
第二孔洞，其延伸穿过所述衬底并且与所述第二MEMS设备大体上对准。
12.根据权利要求11所述的半导体封装设备，其另外包括安置于所述第二表面上的第一介电层，其中所述第一介电层具有远离所述衬底的第三表面、朝向所述衬底的第四表面和从所述第三表面延伸到所述第四表面的侧面。
13.根据权利要求12所述的半导体封装设备，其中所述第一孔洞包含从所述第三表面延伸到所述第四表面的第二区段。
14.根据权利要求13所述的半导体封装设备，其中所述第一区段的侧壁和所述第二区段的侧壁顺畅连接。
15.根据权利要求12所述的半导体封装设备，其中所述第一孔洞包含从所述第四表面暴露的第二区段和从所述侧面暴露的第三区段，且其中所述第二区段和所述第三区段在所述第一介电层内连接。
16.根据权利要求12所述的半导体封装设备，其另外包括安置于所述第二MEMS设备与所述第二孔洞之间的连接元件，其中所述连接元件将所述第二孔洞与所述第一介电层隔开。
17.一种制造半导体封装设备的方法，其包括：
提供具有第一表面和与所述第一表面相对的第二表面的衬底；
在所述第二表面上形成第一介电层且所述第一介电层具有远离所述衬底的第三表面；
形成从所述第三表面延伸到所述第一表面的第一孔洞；和
在所述第一表面上安置第一电子组件，
其中所述第一孔洞与所述第一电子组件大体上对准。
18.根据权利要求17所述的方法，其另外包括：
形成具有两端的第二孔洞，一端与所述第一介电层的侧面相邻且另一端与所述第一表面相邻。
19.根据权利要求17所述的方法，其中形成所述第一孔洞包含通过激光烧蚀移除所述第一介电层和所述衬底的一部分。
20.根据权利要求17所述的方法，其另外包括：
在形成所述第一孔洞之前，形成从所述第一表面延伸到所述第二表面的第二孔洞；和
在所述第二表面上安置与第二孔洞对准的第二电子组件。
CN202110333528.0A 2020-06-30 2021-03-29 半导体封装设备和其制造方法 Pending CN113871356A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/917,335 US11444032B2 (en) 2020-06-30 2020-06-30 Semiconductor package device and method for manufacturing the same
US16/917,335 2020-06-30

Publications (1)

Publication Number Publication Date
CN113871356A true CN113871356A (zh) 2021-12-31

Family

ID=78989758

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110333528.0A Pending CN113871356A (zh) 2020-06-30 2021-03-29 半导体封装设备和其制造方法

Country Status (2)

Country Link
US (2) US11444032B2 (zh)
CN (1) CN113871356A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114967302A (zh) * 2021-02-22 2022-08-30 中强光电股份有限公司 波长转换模块及投影机

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100221860A1 (en) * 2008-06-19 2010-09-02 Noureddine Hawat Precision micro-electromechanical sensor (mems) mounting in organic packaging
US20100087024A1 (en) * 2008-06-19 2010-04-08 Noureddine Hawat Device cavity organic package structures and methods of manufacturing same

Also Published As

Publication number Publication date
US20230005841A1 (en) 2023-01-05
US20210407910A1 (en) 2021-12-30
US11444032B2 (en) 2022-09-13

Similar Documents

Publication Publication Date Title
US10460958B2 (en) Method of manufacturing embedded packaging with preformed vias
US10745269B2 (en) MEMS package
KR100386520B1 (ko) 회로 장치의 제조 방법 및 회로 장치
US5311407A (en) Printed circuit based for mounted semiconductors and other electronic components
US8449339B2 (en) Connector assembly and method of manufacture
US10171918B2 (en) MEMS microphone modules and wafer-level techniques for fabricating the same
US20090267214A1 (en) Electronic circuit device and method for manufacturing same
US20230005841A1 (en) Semiconductor package device and method for manufacturing the same
US11575995B2 (en) Semiconductor package device and method for manufacturing the same
US20200279804A1 (en) Wiring structure and method for manufacturing the same
US11631632B2 (en) Three dimensional package for semiconductor devices and external components
WO2014166692A1 (en) Contact mechanism for electrical substrates
KR100963201B1 (ko) 칩 내장형 기판 및 그의 제조 방법
JP2623980B2 (ja) 半導体搭載用リード付き基板の製造法
US6878573B2 (en) Method of manufacturing a semiconductor device and semiconductor device
US11532542B2 (en) Wiring structure and method for manufacturing the same
US11069605B2 (en) Wiring structure having low and high density stacked structures
JP2006310821A (ja) 半導体モジュールおよびその製造方法
KR20030012192A (ko) 다이 적층형 윈도우 칩 스케일 패키지
JP2005175509A (ja) 回路装置
KR20020028038A (ko) 반도체 패키지의 적층 구조 및 그 적층 방법
KR101319393B1 (ko) 멀티 칩이 실장된 기판의 제조방법 및 멀티 칩이 실장된기판
CN112312254A (zh) 半导体装置封装以及具有半导体装置封装的声学装置
JPH10284642A (ja) 高放熱性ｉｃパッケージ基板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination