CN113848446A - 用于功率管理和晶体管老化跟踪的监测电路系统 - Google Patents

用于功率管理和晶体管老化跟踪的监测电路系统 Download PDF

Info

Publication number
CN113848446A
CN113848446A CN202011550043.9A CN202011550043A CN113848446A CN 113848446 A CN113848446 A CN 113848446A CN 202011550043 A CN202011550043 A CN 202011550043A CN 113848446 A CN113848446 A CN 113848446A
Authority
CN
China
Prior art keywords
circuit
node
coupled
signal
additional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011550043.9A
Other languages
English (en)
Inventor
沈冠岳
纳赛尔·A·库尔德
约翰·法林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN113848446A publication Critical patent/CN113848446A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
    • H01R13/66—Structural association with built-in electrical component
    • H01R13/665—Structural association with built-in electrical component with built-in electronic circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R2201/00—Connectors or connections adapted for particular applications
    • H01R2201/06—Connectors or connections adapted for particular applications for computer periphery

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Environmental & Geological Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及用于功率管理和晶体管老化跟踪的监测电路系统。一些实施例包括设备，这些设备具有：在锁相环中的第一路径，该第一路径包括接收具有第一频率的第一信号的相频检测器以及提供电压的第一节点；振荡器，耦合到第一节点和第二节点，以在第二节点处提供具有第二频率的第二信号；包括分频器的第二路径，分频器耦合到第二节点和相频检测器；以及电路，生成具有基于第二节点处的电压的值的值的数字信息。

Description

用于功率管理和晶体管老化跟踪的监测电路系统
技术领域
本文描述的实施例涉及集成电路中的功率管理。
背景技术
诸如处理器之类的集成电路(IC)器件驻留在许多计算机和电子产品中。一些IC器件(例如，处理器)具有能够按需调整电源电压和操作频率的功率管理技术(例如，动态电压和频率缩放或DVFS)。针对给定目标频率的电源电压值可能会受到器件中晶体管的工艺、温度和老化的影响。因此，在这些器件中的一些器件中，提供用于功率管理和监测老化二者的可行方式会形成挑战。
发明内容
根据本公开的一个方面，提供了一种电子设备，包括：锁相环中的第一路径，所述第一路径包括接收具有第一频率的第一信号的相频检测器以及提供电压的第一节点；振荡器，该振荡器耦合至第二节点和所述第一节点，以在所述第二节点处提供具有第二频率的第二信号；第二路径，该第二路径包括耦合到所述第二节点和所述相频检测器的分频器；以及电路，该电路生成数字信息，所述数字信息的值基于所述第二节点处的电压的值。
根据本公开的另一方面，提供了一种电子设备，包括：接收具有第一频率的第一信号的相频检测器、耦合到所述相频检测器的电荷泵、耦合到所述电荷泵的滤波器、以及耦合到所述滤波器的电路，该电路包括提供电压的电路节点；第一电路，该第一电路生成第一振荡信号，该第一电路包括第一节点以及提供所述提供第一振荡信号的第一附加节点；第二电路，该第二电路生成第二振荡信号，该第二电路包括第二节点以及提供所述第二振荡信号的第二附加节点；第一开关，该第一开关耦接在所述电路节点与所述第一电路的所述第一节点之间；第二开关，该第二开关耦接在所述电路节点与所述第二电路的所述第二节点之间；分频器，该分频器耦合在所述相频检测器与所述第一附加节点和所述第二附加节点中的每一个之间；以及模数转换器，该模数转换器耦合到所述电路节点。
根据本公开的又一方面，提供了一种电子设备，包括：位于管芯上的第一电路以及位于所述管芯上的第二电路；相频检测器，该相频检测器在所述管芯上的电路路径上，该相频检测器接收具有第一频率的第一信号，所述电路路径包括提供电压的电路节点；第一附加电路，该第一附加电路在所述管芯上并耦合至所述电路节点，该第一附加电路包括所述第一电路的副本以及提供第一振荡信号的第一输出节点；第二附加电路，该第二附加电路在所述管芯上并耦合到所述电路节点，该第二附加电路包括所述第二电路的副本以及提供第二振荡信号的第二输出节点；分频器，该分频器耦合到所述相频检测器以及所述第一输出节点和所述第二输出节点中的每一个；以及模数转换器，该模数转换器耦合到所述电路节点。
根据本公开的又一方面，提供了一种电子设备，包括：第一电路，该第一电路在管芯上；以及延迟锁定环，该延迟锁定环包括在所述管芯上的第一电路路径，所述第一电路路径包括具有接收第一信号的第一输入节点的相位检测器以及提供电压的电路节点；延迟线，该延迟线包括在所述延迟锁定环中，所述延迟线包括接收所述第一信号的输入节点以及提供具有基于所述第一信号的频率的频率的第二信号的输出节点，所述延迟线包括耦合到所述电路节点的第二电路，所述第二电路包括所述第一电路的副本；第二电路路径，所述第二电路路径包括在所述延迟锁定环中并且耦合在所述延迟线和所述相频检测器的第二输入节点之间；以及模数转换器，该模数转换器耦合到所述电路节点。
根据本公开的又一方面，提供了一种电子设备，包括：处理器，该处理器包括处理电路系统以及耦合至所述处理电路系统的锁相环，所述处理电路系统包括逻辑电路路径，所述锁相环包括：第一路径，该第一路径包括接收具有第一频率的第一信号的相频检测器以及提供电压的第一节点；振荡器，该振荡器耦合至第二节点和所述第一节点，以在所述第二节点处提供具有第二频率的第二信号；第二路径，该第二路径包括耦合到所述第二节点和所述相频检测器的分频器；以及模数转换器，该模数转换器耦合到所述第一节点。
附图说明
图1A示出了根据本文描述的一些实施例的具有处理电路、功率控制器和监测电路系统的器件的形式的设备。
图1B、图1C和图1D示出了根据本文描述的一些实施例的图1A的器件的处理电路系统的电路的更多细节。
图2A示出了根据本文描述的一些实施例的包括锁相环结构的图1A的器件的监测电路系统。
图2B示出了根据本文描述的一些实施例的监测电路系统的一部分的细节，该监测电路系统包括选择器和具有图1A的器件的处理电路系统的电路的副本的振荡器。
图2C、图2D、和图2E示出了根据本文描述的一些实施例的图2B的电路中的副本的更多细节。
图3A示出了根据本文描述的一些实施例的包括延迟锁定环结构的监测电路系统，其可以是图2A的监测电路系统的变型。
图3B、图3C和图3D示出了根据本文描述的一些实施例的具有图1A的器件的处理电路系统中的电路的副本的图3A的监测电路系统的延迟线的示例。
图4A示出了根据本文描述的一些实施例的包括另一延迟锁定环结构的另一监测电路系统，其可以是图2A的监测电路系统的另一变型。
图4B、图4C、和图4D示出了根据本文描述的一些实施例的具有图1A的器件的处理电路系统中的电路的副本的图4A的监测电路系统的延迟线的示例。
图5示出了根据本文描述的一些实施例的系统(例如，电子系统)形式的设备。
具体实施例
本文描述的技术包括具有相对紧凑的管芯上低功率监测电路系统的器件，该器件可操作以检查可以表示该器件中的临界(critical)(延迟)路径的一组候选者。监测电路系统可以生成信息(例如，代码)，该信息可用于建立器件中的电路系统(例如，处理器核心)的操作频率和最小电压值(例如，VMIN)之间的实时、最坏情况(在候选者之间)相关性。由监测电路系统生成的信息(例如，代码)还可以用于跟踪(或监测)随时间变化的最小电压值，以确定器件中的电路元件(例如，晶体管)的老化。本文描述的技术可以允许器件动态地调整器件中的电源电压的值以改善(例如，降低)功耗。本文描述的技术可以允许器件主动地监测晶体管老化，以进一步改善器件中的功率管理。以下参照图1A至图5讨论其他改进和益处。
图1A示出了根据本文描述的一些实施例的具有处理电路系统105、功率控制器145和监测电路系统160的器件100形式的设备。器件100可以包括管芯(例如，半导体管芯)，其中处理电路系统105、功率控制器145和监测电路系统160可以位于(例如，包括在)同一管芯中(位于同一IC芯片上)。
器件100可以是任何类型架构的处理电路系统，例如，嵌入式处理器、移动处理器、微控制器、数字信号处理器、超标量计算机、矢量处理器、单指令多数据(SIMD)计算机、复杂指令集计算机(CISC)、精简指令集计算机(RISC)、超长指令字(VLIW)、混合架构和其他架构。器件100还可以是存储器器件、存储器控制器、图形控制器或其他类型的集成电路。
在图1A中，处理电路系统105可以是处理器的处理核(例如，中央处理单元(CPU)的处理核)。如图1A所示，处理电路系统105可以包括功能单元101、102和103。每个功能单元101、102和103可以包括执行特定功能的电路。例如，功能单元101、102和103中的一个或多个可以包括执行算术功能(例如，加法、减法和乘法)的计算电路系统、执行数据传输功能(例如，数据复用、数据解复用、编码、解码)的数据传输电路系统、以及执行其他功能(例如，CPU中的其他功能)的其他类型的电路系统(例如，CPU中的电路系统)。功能单元101、102和103中的电路系统可以包括可具有逻辑门(例如，反相器、NAND(与非)门、NOR(或非)门和其他逻辑门)的至少一个电路路径(例如，逻辑电路路径)。电路路径可以包括组合逻辑电路或其他类型的逻辑电路。
如图1A所示，功能单元101、102和103可以分别包括电路110、120和130。每个电路110、120和130可以被包括在功能单元101、102和103中的相应功能单元的电路系统(例如，计算电路系统、数据传输电路系统和其他类型的电路系统)中。
如图1A所示，电路110可包括可以是节点110A和110B之间的逻辑电路路径的一部分的逻辑门(例如，NAND和NOR门)118和119。逻辑电路路径可以是临界延迟组合逻辑路径的一部分。节点110A和110B可以分别是电路110的输入节点和输出节点。作为示例，图1A示出了包括逻辑门118和119的电路110。然而，电路110可以包括其他电路元件(例如，其他逻辑门)。同样为了简单起见，图1A未示出电路110中的电路元件的特定数量以及电路元件之间的特定连接。电路110可具有从节点110A到节点110B的时间延迟(例如，传播延迟)。相对于功能单元101的其他电路路径(未示出)的其他时间延迟，该时间延迟可以是最长(例如，最大)时间延迟。例如，与功能单元101中的其他电路路径相比，电路110可以是潜在的最长时间延迟的临界路径。
如图1A所示，电路120可以包括可以是节点120A和120B之间的逻辑电路路径的一部分的逻辑门(例如，NOR和AND(与)门)128和129。逻辑电路路径可以是组合逻辑路径的一部分。节点120A和120B可以分别是电路120的输入节点和输出节点。作为示例，图1A示出了包括逻辑门128和129的电路120。然而，电路120可以包括其他电路元件(例如，其他逻辑门)。同样为了简单起见，图1A没有示出电路120中的电路元件的特定数量以及电路元件之间的特定连接。电路120可以具有从节点120A到节点120B的时间延迟(例如，传播延迟)。相对于功能单元102的其他电路路径(未示出)的其他时间延迟，该时间延迟可以是最长(例如，最大)时间延迟。作为示例，与功能单元102中的其他电路路径相比，电路120可以是潜在的最长时间延迟的临界路径。
如图1A所示，电路130可以包括可以是节点130A和130B之间的逻辑电路路径的一部分的逻辑门(例如，反相器)138和139。逻辑电路路径可以是组合逻辑路径的一部分。节点130A和130B可以分别是电路130的输入节点和输出节点。作为示例，图1A示出了包括逻辑门138和139的电路130。然而，电路130可以包括其他电路元件(例如，其他逻辑门)。同样为了简单起见，图1A没有示出电路130中的电路元件的特定数量以及电路元件之间的特定连接。电路130可以具有从节点130A到节点130B的时间延迟(例如，传播延迟)。相对于功能单元103的其他电路路径(未示出)的其他时间延迟，该时间延迟可以是最长(例如，最大)时间延迟。作为示例，与功能单元103中的其他电路路径相比，电路130可以是潜在的最长时间延迟的临界路径。
如图1A所示，每个电路110、120和130可以包括耦合到节点107以接收电压(例如，电源电压)V1的节点(例如，电压节点)。电路110、120和130可以使用电压V1作为电路110、120和130中的电路元件(例如，逻辑门)的电压电压(例如，Vcc)。
作为示例，图1A示出了电路110、120和130位于单独的功能单元101、102和103中。然而，电路110、120和130中的两个或多个(或全部)可以位于同一功能单元上。此外，作为示例，图1A示出了电路110、120和130位于器件100的处理电路系统105中。然而，电路110、120和130中的一个或多个或全部可以位于器件100中的在处理电路系统105外部的另一部分中。
处理电路系统105可以根据处理电路系统105的操作模式而在不同时间以不同频率操作。例如，处理电路系统105在不同时间可以以频率F1、F2、F3和F4操作(如图1A所示)。作为示例，图1A示出了四个频率F1、F2、F3和F4。然而，处理电路系统105可以以少于或多于四个的频率操作。
在处理电路系统105的特定操作模式期间，功率控制器145可以基于处理电路系统105的操作状况和功率需求来操作，以控制(例如，调整)电压Vl的值、处理电路系统105的操作频率、或两者。功率控制器145可以采用动态电压和频率缩放(DVFS)来执行器件100中的功率管理。在处理电路系统105的一些操作状况下，功率控制器145可以将电压V1的值调整为相对低的值(例如，最小电压值VMIN，以伏特为单位)以节省功率。电压V1的最小电压值VMIN可以是电路110、120、130可以以特定目标频率(例如，频率F1、F2、F3或F4)保持其适当操作的最低值。
功率控制器145可以基于由监测电路系统160提供的信息(例如，代码)VCODE来确定最小电压值VMIN。功率控制器145可以包括固件、软件、或者硬件、或者固件、软件和硬件的组合，以执行本文描述的至少一部分操作(例如，功能)。如下面更详细地描述的，功率控制器145的操作可以包括向(频率)监测电路系统160提供控制信息(例如，信息CTLN、S1、S2和S3)，以使监测电路系统160执行与生成信息VCODE相关联的操作。功率控制器145的操作还可以包括基于信息VCODE来调整处理电路系统105中的电路(例如，电路110、120和130)的电源电压(例如，电压V1)的值。功率控制器145的附加操作可以包括随时间分析VCODE的值，以确定器件100中的电路元件(例如，处理电路系统105的晶体管)的老化。功率控制器145的其他操作可以包括随时间存储VCODE的值，以用于确定器件100中的电路元件的老化的目的或其他目的(例如，基于信息VCODE的其他功率管理动作)。
监测电路系统160可以以一个时间间隔执行代码生成操作(以生成信息VCODE)，这可以独立于处理电路系统105的操作(例如，在后台执行)。因此，用于基于信息VCODE调整(例如，更新)电压V1的时间段可以是灵活的。信息VCODE可以是模拟信息或数字信息。监测电路系统160可以从功率控制器145或从器件100的其他部分(例如，从处理电路系统105)接收控制信息(例如，信息CTLN、S1、S2和S3)，来作为代码生成操作的一部分。如下面更详细描述的，监测电路系统160可以包括电路110、120和130的副本。在代码生成操作期间，监测电路系统160可以选择性地检查(例如，测试)这些副本以生成可以用于调整电路110、120和130的电源电压(例如，电压V1)的信息VCODE。
图1B、图1C、和图1D示出了根据本文描述的一些实施例的图1A的电路110、120和130的更多细节。如图1B所示，逻辑门118和119可以分别包括晶体管T1和T2。每个晶体管T1和T2可以包括耦合到节点107以接收电压V1的非栅极端子(例如，源极端子或漏极端子)。为了简单起见，图1B中未示出逻辑门118和119的其他电路元件(例如，其他晶体管)。
如图1C所示，电路120的逻辑门128和129可以分别包括晶体管T3和T4。每个晶体管T3和T4可以包括耦合到节点107以接收电压V1的非栅极端子(例如，源极端子或漏极端子)。为了简单起见，图1C中未示出逻辑门128和129的其他电路元件(例如，其他晶体管)。
如图1D所示，电路130的逻辑门138和139可以分别包括晶体管T5和T6。每个晶体管T5和T6可以包括耦合到节点107以接收电压V1的非栅极端子(例如，源极端子或漏极端子)。为了简单起见，图1C中未示出逻辑门138和139的其他电路元件(例如，其他晶体管)。
图2A示出了根据本文描述的一些实施例的图1A的监测电路系统160的示意图。如图2A所示，监测电路系统160可以包括相频检测器212、锁定检测电路214、电荷泵216、回路滤波器218、包括电路部分(或多个电路)224、226A和226B的电路、选择器(例如，复用器)235、以及模数转换器(ADC)240、振荡器245、放大器250、分频器260。监测电路系统160可以包括用于接收电压(例如，电源电压)V2的节点(例如，电源节点)207。电压V2的值可以大于图1A的电压V1的值(大了80％)。分频器260可以是整数N分频器或分数N分频器，使得监测电路系统160中的变量(例如，比率)N的值可以是整数或非整数。
图2A所示的监测电路系统160的部分结构可以类似于PLL的结构。例如，相频检测器212、锁定检测电路214、电荷泵216、回路滤波器218以及电路224、226A和226B可以是监测电路系统160的PLL的电路路径(例如，PLL正向路径)的一部分。分频器260可以是监测电路系统160的PLL的另一电路路径(例如，PLL反馈路径)的一部分。
监测电路系统160的部分操作可以类似于PLL的操作。例如，相频检测器212、锁定检测电路214、电荷泵216和回路滤波器218可以具有与PLL中的相同组件的操作相似的操作。通常，相频检测器212可以在其输入节点(未标记)处接收信号FREF和FFB，并且比较信号FREF(例如，参考信号)和信号(例如，反馈信号)FFB的相位和频率，并且将比较结果提供给电荷泵216。电荷泵216和回路滤波器218可操作以控制(例如，增加或减少)控制信息VCTL的值(例如，电压值)。图2A示出了晶体管N3处的“V到I增益控制”(电压到电流增益控制)，以指示监测电路系统160可以使用控制信息VCTL来控制监测电路系统160的PLL环的增益(例如，电压到电流增益)。“V到I增益控制”可以调节晶体管N3的晶体管倍增器或电阻器R3的电阻，以调整每VCTL改变多少晶体管N2的附加漏极电流输出。当PLL被锁定(由锁定检测电路214确定)时，对于给定频率的信号FCORE，电压(例如，被监测电压)VMON被建立并且是稳定(例如，恒定)。
如图2A所示，振荡器245可以包括电路110’、120’和130’，其分别包括电路110、120和130的副本。图2B示出了电路110’、120’和130’的更多细节。在图2A中的监测电路系统160的操作期间，振荡器245可以根据在某一时间选择了图1A的电路110、120和130的哪个副本(图2A中的电路110’、120’和130’中的哪一个)，来在该时间生成信号OSC1、OS2和OSC3中的一个。放大器250可操作以放大在放大器250的输入节点(未标记)处的信号(例如，信号OSC1、OSC2和OSC3之一)，以在放大器250的输出节点(未标记)处提供信号FCORE。信号FCORE的频率与信号OSC1、OSC2和OSC3的频率相同。
ADC 240可操作以感测(例如，采样)范围为从接近零(例如，20mV)到ADC 240的电源电压的电压。例如，ADC 240可以感测节点(例如，电路节点)257处的电压VMON的值，并以相对小的电压分辨率(例如，1.0mV)生成具有数字形式(例如，多个二进制位)的值(例如，时间平均值)的信息VCODE。
在图1A中，信号FREF具有已知频率并且可以是相对稳定的。例如，可以将信号FREF从相对稳定的信号生成器(例如，晶体振荡器)提供给器件100(图1A)。信号FFB由分频器260基于信号FCORE生成。信号FFB的频率是信号FCORE的频率除以变量N。信号FCORE可以基于不同的目标频率(例如，图1A中的频率F1、F2、F3和F4)而在不同的时间间隔处具有不同的频率。如下所述，可以通过选择(例如，改变)变量N的值来选择信号FCORE的不同频率。
分频器260可以是可编程的，使得变量N的值可以从一个值改变为另一值。如图2A所示，分频器260可以包括控制输入节点(或多个输入节点)261，以接收控制信息CTLN。信息CTLN可以是模拟或数字信息，并且可以由功率控制器145提供。
在图2A中，与传统PLL不同，监测电路系统160可以不将信号FCORE作为时序信号(例如，时钟信号)而提供给器件100的另一部分(例如，提供给时钟树或时钟分配电路系统)。相反，监测电路系统160可以使用信号FCORE作为代码生成操作的一部分来生成信息VCODE，该信息VCODE可以用于功率管理的一部分(例如，调整电压V1的值)。信息VCODE可以用于建立最小电压(例如，VMIN)和频率的实时最坏情况(在候选者当中)相关性(例如，VMIN-FCORE相关性)。如这里讨论的，直接检查候选者(例如，图1A中的电路110、120和130)以生成信息VCODE可能是不可行的。然而，在监测电路系统160中包括这样的候选者的副本(例如，图2B中的电路110’、120’和130’)可以提供相对紧凑的电路系统，以及基于检查(例如，测试)副本来生成信息VCODE的可行方式。然后，由于副本和候选者具有相同的结构，因此结果(例如，信息VCODE)可以应用于实际候选者。
如图2A所示，电路224可以包括电阻器R1、R2和R3、电容器C、晶体管(例如，P沟道晶体管)P1和P2、以及晶体管(例如，N沟道晶体管)N1和N2。晶体管P1和P2可以形成电流镜(例如，P电流镜)。晶体管N1和N2可以形成另一电流镜(例如，N电流镜)。这些互锁的电流镜(例如，P-电流镜和N-电流镜)和晶体管N3可操作以基于控制信息VCTL的值来控制电压VMON的值。电路224可以使电压VMON能够达到针对相对高频率(例如，在千兆赫兹范围内)的信号FCORE的特定电压(例如，1V或更高)。电路224还可使得能够控制电压V2(其是相对高的电压)的电源电压不敏感度或电源噪声抑制。电路224的结构可以允许监测电路系统160省略监测电路系统160中的附加稳压器。电路224还可以实现回路增益调整，并且可以被建模为监测电路系统160的PLL的压控振荡器(VCO)增益的一部分。只要足够的电压余量(headroom)确保晶体管P1、P2、N1、N2和N3处于饱和状态，则电压V2的值就可以足够高。
监测电路系统160可以被配置为允许跨振荡器245中的每个副本(例如，电路110’、120’和130’)扫描(sweep)变量N的宽范围的值。在变量N的值改变时，电路226A和226B的组合可操作以自保持监测电路系统160的PLL操作的带宽(固有频率)和稳定性(阻尼因数)。如图2A所示，电路226A和226B的组合可以包括晶体管P3、P4、P5、P6、N4和N6、电阻器R4、R5和Rn。电路226A和226B可操作以获得电压VMON并迅速生成电流(例如，电荷泵偏置电流)IREF_CP。电压VMON的值越高，则信号FCORE的频率越高，并且电流IREF_CP的值越高。图2A示出了晶体管N6处的“IREF_CP控制”操作，用于指示在监测电路系统160中，电流IREF_CP的值(提供给电荷泵216)可以基于节点257处的VMON的值。电阻器(例如，退化电阻器)Rn可以用于改善电流IREF_CP相对于电压VMON的线性度。电路226A和226B的组合可以使PLL的固有频率和阻尼因数(分别在下面的等式(1)和等式(2)中示出)两者近似不变，
Figure BDA0002856811510000111
Figure BDA0002856811510000112
这是因为由于电流ICP跟踪以N缩放的IREF_CP。在等式(1)和(2)中，KVCO是VCO的增益，以rad/s/Hz为单位，C1和R1是传统R-C回路滤波器的值。晶体管P5和P6的栅极可以由电压V2/2控制，以对电路226A和226B的晶体管(例如，晶体管P5、P6、N4和N5)的相对薄的栅极结构进行电过应力(EOS)保护。
一些传统PLL结构可以包括运算放大器，作为生成电流IREF_CP的一部分。然而，监测电路系统160的结构在生成电流IREF_CP的电路系统部分中不包括运算放大器。因此，监测电路系统160可以具有相对更短的时间来建立PLL环(反映在PLL锁定时间上)并且相对更有效(例如，节省更多的电流)。
图2B示出了根据本文描述的一些实施例的监测电路系统160的一部分的细节，该监测电路系统160包括选择器235和具有图1A的电路110、120和130的副本的振荡器245。如图2B所示，电路110’可以包括耦合在节点110A’和节点110B’之间的电路部分110*。节点110A’和110B’可以分别是电路110’的输入节点和输出节点。节点110B’可以通过导电连接211耦合到节点110A’。如图2B所示，电路110’可以在节点110B’处生成信号OSC1。信号OSC1是在监测电路系统160操作期间的振荡信号。
电路部分110*可以是图1A的电路110的副本，并且节点110A’、110B’和251(图2B)可以分别对应于图1A中的电路110的节点110A、110B和107。例如，电路部分110*包括逻辑门118和119，其与图1A中电路110的逻辑门118和119相同。电路部分110*的节点251可以耦合到电路部分110*的至少一个晶体管(例如，电路部分110*中所包括的晶体管T1和T2)的非栅极端子。电路部分110*中的逻辑门118和119(以及其他电路元件(未示出))的连接(未详细示出)与电路110的逻辑门118和119(以及其他电路元件(未示出))的连接相同。与电路110’一样，电路120’和130’也可以分别是电路120和130的副本。
如图2B所示，电路120’可以包括耦合在节点120A’和节点120B’之间的电路部分120*，以及在节点120B’和节点120C之间与电路部分120*串联耦合的反相器220。节点120A’和120C可以分别是电路120’的输入节点和输出节点。节点120C可以通过导电连接221耦合到节点120A’。如图2B所示，电路120’可以在节点120C处生成信号OSC2。信号OSC2是在监测电路系统160操作期间的振荡信号。下面将在描述电路130之后讨论将反相器220添加到电路部分120*(其是图1A的电路120的副本)的原因。
电路部分120*可以是图1A的电路120的副本，并且电路120’的各个节点120A’、120B’和252可以对应于图1A的电路120的各个节点120A、120B和107。例如，电路部分120*包括逻辑门128和129，其与图1A中的电路120的逻辑门128和129相同。电路部分120*的节点252可以耦合到电路部分120*的至少一个晶体管(例如，电路部分120*中所包括的晶体管T3和T4)的非栅极端子。电路部分120*中的逻辑门128和129(和其他电路元件(未示出))的连接(未详细示出)与电路120的逻辑门128和129(以及其他电路元件(未示出))的连接相同。
如图2B所示，电路130’可以包括耦合在节点130A’和节点130B’之间的电路部分130*，在节点130B’和节点130C之间与电路部分130*串联耦合的反相器230。节点130A’和130C可以分别是电路130’的输入节点和输出节点。节点130C(例如，电路130’的输出节点)可以通过导电连接231耦合到节点130A’(例如，电路130’的输入节点)。如图2B所示，电路130’可以在节点130C处生成信号OSC3。信号OSC3是监测电路系统160操作期间的振荡信号。
电路130’的电路部分130*可以是图1A的电路130的副本，并且节点130A’、130B’和253可以分别对应于图1A的电路130的节点130A、130B和107。例如，电路部分130*包括逻辑门138和139，其与图1A中的电路130的逻辑门138和139相同。电路部分130*的节点251可以耦合到电路部分130*的至少一个晶体管(例如，电路部分130*所包括的晶体管T5和T6)的非栅极端子。电路部分130*中的逻辑门138和139(以及其他电路元件(未示出))的连接(未详细示出)与电路130的逻辑门138和139(以及其他电路元件(未示出))的连接相同。
在振荡器245中，反相器220被包括在电路120’中，因为在没有反相器220的情况下，电路部分120*(它是电路120的副本)不能提供振荡信号。例如，没有反相器220的情况下，信号OSC2不是振荡信号。类似地，反相器230被包括在电路130’中，因为在没有反相器220的情况下，电路部分130*(它是电路130的副本)不能提供振荡信号。例如，在没有反相器230的情况下，信号OSC3不是振荡信号。电路110’不包括反相器(例如，与反相器220或230一样)，因为电路部分110*可以提供振荡信号。例如，在没有反相器被耦合到电路部分110*的输出节点的情况下，信号OSC1是振荡信号。因此，在振荡器245中，如果处理电路系统105的特定电路(例如，电路120)提供非反相信号，则反相器(例如，反相器220)可被添加(例如，串联耦合)到该特定电路的副本。相反，如果处理电路系统105的特定电路(例如，电路110)可以提供反相信号，则反相器可以不被添加到该特定电路的副本。反相器(例如，反相器220或230)可以被适当地构造(例如，调整尺寸)以相对于临界路径本身贡献无关紧要的延迟分数(或者替代地，可以修改电压保护带以反映反相器的添加)。
作为示例，图2B示出了包括三个电路110’、120’和130’的振荡器245。然而，根据处理电路系统105中被选择作为确定处理电路系统105中的晶体管老化和最小电压值VMIN的部分的候选者(例如，类似于电路110、120和130)的数量，振荡器245的电路的数量可以不同于三个(例如，多于三个或少于三个)。
如图2B所示，选择器235可以包括开关SW1、SW2和SW3，每个开关可以包括耦合到节点257的端子以及耦合到节点251、252和253之一的端子。节点257处的电压VMON可以用作电路110’、120’和130’的电源电压。在器件100的操作期间，电压VMON的值可以不同于电压V1(例如，图1A的电路110、120和130的电源电压)的值。
选择器235可以使用信息(例如，控制信息)S1、S2和S3来分别控制(例如，接通或断开)开关SW1、SW2和SW3。信息S1、S2和S3可以是模拟信息或数字信息(二进制位)，并且可以由功率控制器145提供。每个开关SW1、SW2和SW3可以在接通时间持续时段内接通，并在关断时间持续时段内关断。接通时间持续时段和断开时间持续时段可以由功率控制器145控制(例如，预先确定)。
在监测电路系统160的操作期间，选择器235可操作以在某个时间将节点257选择性地耦合到节点251、252和253之一。电路110’、120’和130’中的电路在其电源节点(例如，节点251、252或253)通过接通的相应开关(开关SW1、SW2和SW3之一)而耦合到节点257时被选中。在代码生成操作(由监测电路系统160执行)期间，一次可以选择电路110’、120’和130’中的仅一个来测试，以提供信息VCODE。在代码生成操作期间，根据电路110’、120’和130’中的哪个被电路选择，信号FCORE是信号OSC1、OSC2和OSC3之一。与电路110’、120’和130’中的一个电路的测试相关联的信息VCODE的值可以不同于与电路110’、120’和130’中的另一电路的测试相关联的信息VCODE的值。
以下描述给出了示例，其中监测电路系统160执行代码生成操作以提供信息VCODE。在该示例中，假设频率F1为目标频率(例如，处理电路系统105的操作频率)。在该示例中由监测电路系统160提供的信息VCODE可以由功率控制器150用于确定可以在电路110、120和130中使用哪个值(例如，最小电压值VMIN)的电压V1(图1A)来维持频率F1(在此示例中为目标频率)。
在示例代码生成操作中(例如，在代码生成操作的开始处)，功率控制器145可以确定(例如，计算)变量N的值(基于目标频率的给定值)，并然后设置分频器260处的变量N的值。变量N的值可以包括在信息CTLN中(图2A)。在图2A中，信号FCORE的频率可以是信号FREF的频率和变量N的乘积(例如，FCORE＝FREF*N，其中“*”表示乘法)。因此，如果信号FCORE的目标频率为频率F1，则FCORE＝F1＝FREF*N。因此，N＝F1/FREF，其中“/”表示除法。例如，如果F1＝2GHz并且FREF＝100MHz，则N＝2GHz/100Mhz＝20。在该示例中，功率控制器145可以将变量N设置为20。
功率控制器145可以控制(例如，激活)信号S1、S2和S2(例如，在设置变量N的值之后)，使得在任何给定时间，开关SW1、SW2和SW3中的仅一个开关可以被接通(而开关SW1、SW2和SW3中的其他两个开关断开)。因此，在某个时间可以仅选择(例如，激活)电路110’、120’和130’中的一个。
在此实例中，功率控制器145可操作以允许监测电路系统160在一个时间间隔内调整电路110’(而未选择电路120’和130’(例如，从节点257解耦合))。当监测电路系统中的PLL被锁定时，电压VMON的值可以表示电路110’可以维持频率F1(为目标频率)的最小电压值VMIN。ADC 240可以对电压VMON采样并转换为信息VCODE(为数字信息)并将其提供给功率控制器145。因此，在该代码生成操作期间的信息VCODE的值是基于电路110’的PLL调整的。
监测电路系统160可以针对每个电路120’和130’重复代码生成操作，以分别基于电路120’和130’的PLL调整来生成信息VCODE。监测电路系统160可以在随后的代码生成操作中使用相同值的变量N、相同频率F1(目标频率)和信号FREF的相同频率。例如，在下一个(例如，第二个)代码生成操作中，功率控制器145可以关断开关SW1，接通开关SW2，并且关断(或保持关断)开关SW3。因此，电路120’被选择(耦合至节点257)，并且电路110’和130’未被选择(从节点257解耦合)。当在该代码生成操作中锁定监测电路系统160中的PLL时，ADC 240可以采样电压VMON并且转换成信息VCODE并且提供给功率控制器145。因此，在该代码生成操作期间的信息VCODE的值是基于电路120’中的PLL调整的。
在另一(例如，第三)代码生成操作中，功率控制器145可以关断(或保持关断)开关SWl，关断开关SW2，并且接通开关SW3。因此，电路130’被选择(耦合到节点257)，并且电路110’和120’未被选择(从节点257解耦合)。当在该代码生成操作中锁定监测电路系统160中的PLL时，ADC 240可以采样VMON并转换为信息VCODE。因此，在该代码生成操作期间的信息VCODE的值是基于电路130’的PLL调整的。
在以上示例中，信息VCODE可以具有来自基于电路110’、120’和130’的测试的不同代码生成操作的不同值(例如，数字值)。功率控制器145可以选择(信息VCODE的不同电压值当中的)与最高电压值相对应的值。在该示例中，所选的值(最高电压值)可以用作在频率F1下的电压V1的最小电压值VMIN。因此，本文描述的示例代码生成操作可以提供VMIN-F1(在频率F1下的最小电压值VMIN)的相关性。
作为示例，以上示例使用频率F1作为目标频率(例如，FCORE＝F1)。相同的技术可用于其他目标频率(例如，频率F2、F3和F4)。例如，若目标频率为F2＝3GHz且FREF＝100MHz，则N＝F2/FREF＝3GHz/100MHz＝30。在另一示例中，如果目标频率为F3＝4GHz且FREF＝100MHz，则N＝F2/FREF＝4GHz/100MHz＝40。在另一示例中，如果目标频率是F4＝6GHz并且FREF＝100MHz，则N＝F2/FREF＝6GHz/100MHz＝60。
ADC 240可操作以感测(例如，采样)范围为从接近零(例如，20mV)到ADC 240的电源电压的电压。在代码生成操作期间，ADC 240可以感测在节点257处的电压VMON的值，并以相对小的电压分辨率(例如，1.0mV)生成数字形式(例如，多个二进制位)的值(例如，时间平均值)。信息VCODE可以包括表示由ADC 240感测到的电压VMON的值的多个位。由于监测电路系统160具有在代码生成操作中被测试的三个电路110、120和130，因此ADC可以生成具有三组值(数字值)的信息VCODE，该三组值与和电路110、120和130相关联的测试相对应。该三组值中的每一组可以包括信息VCODE的不同值。
图2C、图2D、和图2E示出了根据本文描述的一些实施例的图2B的电路110’、120’和130’的更多细节。如上所述，电路110’、120’和130’分别包括电路110、120和130(图1A、图1B、图1C和图1D)的副本。因此，图2C、图2D、和图2E中的晶体管T1、T2、T3、T4、T5和T6是相应的电路110’、120’和130’(图1B、图1C和图1D)的T1、T2、T3、T4、T5和T6的副本。如图2C、图2D、和图2E所示，每个晶体管T1和T2的非栅极端子可以耦合到节点251，每个晶体管T3和T4的非栅极端子可以耦合到节点252，并且每个晶体管T5和T6的非栅极端子可以耦合到节点253。如以上参照图2B所描述的，节点251、252和253可以在监测电路系统160的代码生成操作期间选择性地耦合(例如，一次耦合一个)到节点257(其提供电压VMON)。
在以上描述中，信息VCODE可用于调整(例如，动态地调整)针对处理电路系统105(图1A)的特定操作频率的电源电压VON的值。信息VCODE也可以用于确定(例如，跟踪)器件100中的晶体管(例如，图1A至图1D中的晶体管T1至T6)的老化。例如，可以收集(例如，存储)在一段时间内由监测电路系统160所生成的一些或全部信息VCODE，以进行进一步分析。功率控制器145或器件100中的另一部分可以被配置为(例如，由固件、软件和硬件的任意组合来配置)收集(例如，存储)、分析、或者收集和分析由监测电路系统160生成的信息VCODE。
以上描述示出了包括监测电路系统160的器件100，该监测电路系统160包括用于生成信息VCODE的PLL结构。然而，器件100可以包括具有用于生成信息VCODE的DLL结构的监测电路系统。
图3A示出了根据本文描述的一些实施例的包括DLL 301的监测电路系统160’。监测电路系统160’可以包括在图1A的器件100中，作为监测电路系统160的变型。如图3A所示，监测电路系统160’可以提供信息VCODE，该信息VCODE可以由功率控制器145用于管理器件100中的功耗，如以上参考图1A至图2D所描述的。图3A的DLL 301可以包括与图1A和图2A的监测电路系统160的电路元件相似或相同的电路元件。因此，为了简单起见，监测电路系统160和监测电路系统160’之间的相似或相同的元件被赋予相同的标号，并且不再重复对其的描述。
如图3A所示，DLL 301可以包括电路路径，该电路路径包括相频检测器212、锁定检测电路214、电荷泵216、回路滤波器218、电路324、以及提供电压VMON的节点357。DLL 301可以包括耦合到节点357的延迟线345，以及耦合到节点357的ADC 240。DLL 301可以包括耦合在延迟线345和相频检测器212的输入节点(未标记)之间的电路路径(例如，反馈路径)，以将信号FCORE作为信号(例如，反馈信号)FFB而提供给相频检测器212。
DLL 301可以在相频检测器212的输入节点(未标记)处接收信号(例如，输入信号)FIN。信号FIN可以由可包括PLL的时钟源302提供。可以基于目标频率来选择信号FIN的频率，该目标频率在不同时间可以具有不同的值。例如，可以基于频率F1、F2、F3和F4(图1A)来选择信号FIN的频率。延迟线345可以在延迟线345的输入节点(未标记)处接收信号FIN，并在延迟线345的输出节点(未标记)处生成信号FCORE。信号FCORE的频率可以与信号FIN的频率相同。信号FFB的频率可以与信号FCORE的频率相同。
图3A示出了由R3退化的在晶体管N3处的“V到I增益控制”(电压到电流增益控制)，以指示可以通过基于由回路滤波器218所提供的信息VCTL调整晶体管N3或电阻器R3来控制电压到电流增益。延迟线345可以包括器件100中的电路(例如，临界路径)的副本，该电路可具有器件100的其他电路(例如，其他临界路径)的时间延迟中的最长时间延迟(例如，最大延迟)。例如，图1A的电路110、120和130之一可以在器件的电路(例如，临界路径)中具有(或可以被认为具有)最长时间延迟。因此，延迟线345可以包括在图1A的电路110、120和130中具有最长时间延迟的电路(在电路110、120和130之中)。
图3B、图3C、和图3D示出了示例，其中DLL 301(图3A)的延迟线345可以包括在电路110、120、130以及器件100的其他电路(例如，其他临界路径)(例如，在图1A的处理电路系统105中)中可具有(或者可以被认为具有)最长时间延迟的电路的副本。
图3B示出了其中DLL 301的延迟线345可以包括作为图1A的电路110的副本的电路(在节点110A’和110B’之间)的示例。在该示例中，图1A的电路110被认为(例如，被假设)在器件100的电路110、120和130(以及其他临界路径)中具有最长时间延迟。
图3C示出了其中DLL 301(图3A)的延迟线345可以包括作为图1A的电路120的副本的电路(在节点120A’和120B’之间)的另一示例。在该示例中，图1A的电路120被认为(例如，被假设)在器件100的电路110、120和130(以及其他临界路径)中具有最长时间延迟。
图3D示出了其中DLL 301(图3A)的延迟线345可以包括作为图1A的电路130的副本的电路(在节点130A’和139B’之间)的另一示例。在该示例中，图1A的电路130被认为(例如，被假设)在器件100的电路110、120和130(以及其他临界路径)中具有最长时间延迟。
图4A示出了根据本文描述的一些实施例的包括DLL 401的监测电路系统160”。监测电路系统160”可以包括在图1的器件100中，作为监测电路系统160的变型。如图4A所示，监测电路系统160”可以提供信息VCODE，该信息VCODE可以由功率控制器145用于管理器件100中的功耗，如上面参照图1A至图2D所描述的。图4A的DLL 401可以包括与监测电路系统160(图1A和图2A)和监测电路系统160’(图3A)的电路元件相似或相同的电路元件。因此，为了简单起见，监测电路系统160、160’和160”之间的相似或相同的元件被赋予相同的标号，并且不再重复对其的描述。
如图4A所示，DLL 401可以包括电路路径，该电路路径包括相频检测器212、锁定检测电路214、电荷泵216、回路滤波器218、电路424、，以及提供电压VMON的节点457。DLL 401可以包括耦合到节点457的延迟线445，以及耦合到节点457的ADC 240。DLL 401可以包括耦合在延迟线445和相频检测器212的输入节点(未标记)之间的电路路径(例如，反馈路径)，以将信号FCORE作为信号(例如，反馈信号)FFB而提供给相频检测器212。
DLL 401可以在相频检测器212的输入节点(未标记)处接收信号(例如，输入信号)FIN。信号FIN可以由可包括PLL的时钟源302提供。可以基于目标频率来选择信号FIN的频率，该目标频率在不同时间可以具有不同的值。例如，可以基于频率F1、F2、F3和F4(图1A)来选择信号FIN的频率。延迟线445可以在延迟线445的输入节点(未标记)处接收信号FIN，并在延迟线445的输出节点(未标记)处生成信号FCORE。信号FCORE的频率可以与信号FIN的频率相同。信号FFB的频率可以与信号FCORE的频率相同。
如图4A所示，DLL 401可以包括电路424，其具有耦合到晶体管P以及电阻器R7和R8的放大器(例如，误差放大器)426，以形成用于调整电压VMON的稳压器。在稳定状态下，电压VMON的值乘以R8/(R7+R8)应实际上等于电压VCTL的值。延迟线445可以包括器件100中的电路(例如，临界路径)的副本，该电路可以具有器件100的其他电路(例如，其他临界路径)的时间延迟中的最长时间延迟(例如，最大延迟)。例如，图1A的电路110、120和130中的一个可以具有(或可以被认为具有)器件的电路(例如，临界路径)中的最长时间延迟。因此，延迟线445可以包括在图1A的电路110、120和130中具有最长时间延迟的电路(在电路110、120和130之中)。
图4B、图4C、和图4D示出了示例，其中DLL 401(图4A)的延迟线445可以包括在电路110、120、130以及器件100的其他电路(例如，其他临界路径)(例如，在图1A的处理电路系统105中)中可具有最长时间延迟的电路的副本。
图4B示出了其中DLL 401的延迟线445可以包括作为图1A的电路110的副本的电路(在节点110A’和110B’之间)的示例。在该示例中，图1A的电路110被认为(例如，被假设)在器件100的电路110、120和130(以及其他临界路径)中具有最长时间延迟。
图4C示出了其中DLL 401(图4A)的延迟线445可以包括作为图1A的电路120的副本的电路(在节点120A’和120B’之间)的另一示例。在该示例中，图1A的电路120被认为(例如，被假设)在器件100的电路110、120和130(以及其他临界路径)中具有最长时间延迟。
图4D示出了其中DLL 401(图4A)的延迟线445可以包括作为图1A的电路130的副本的电路(在节点130A’和130B’之间)的另一示例。在该示例中，图1A的电路130可以被认为(例如，被假设)在器件100的电路110、120和130(以及其他临界路径)中具有最长时间延迟。
在以上对图3A和图4A的描述中，使用DLL 301和DLL 401的具体结构作为示例。然而，DLL 301或DLL 401可以具有不同的DLL结构，只要该DLL可以包括具有DLL的器件(例如，器件100)的电路路径(例如，临界路径)的副本即可。
本文描述的技术相对于一些传统技术可以具有改进和益处。例如，在一些传统技术中，确定用于一组核操作频率的最小电压值VMIN可能受到资源限制并且耗时，并且需要大批量生产，从而限制了原始VMIN-FCORE相关性。这可能导致测试频率之间的频率-电压曲线中的不准确、不确定或两者兼而有之。因此，一些传统技术为所有器件上的最小电压值增加了保护带。这使得至少一些器件的最终最小电压值VMIN极高。一次性生成的VMIN-FCORE曲线的传统技术可以维持器件的可靠性。然而，这种一次性生成的VMIN-FCORE曲线倾向于产生不必要的更多晶体管老化和更多功耗，尤其是在器件的一些高功率模式下，因为这种高功率模式需要的升高的电源电压。
相反，本文描述的技术可以通过在每个器件(例如，器件100)的实际操作期间生成信息VCODE(如上所述)，来实时地确定最小电压值VMIN。因此，与一些传统技术相比，可以更准确地确定基于本文描述技术的针对特定频率(例如，上述频率F1、F2、F3或F4)的VMIN-FCORE相关性。与一些传统技术相比，这可以使得在本文所描述的器件(例如，器件100)中得到更高效率的功率管理。
此外，如以上所讨论的一些传统技术缺乏针对器件的VMIN-FCORE相关性的定期(例如，实时)更新值。因此，使用传统技术可能难以对抗老化的影响。相反，在本文描述的技术中，能够定期生成并且实时更新可以用于(例如，用作老化传感器)对器件(例如，器件100)中的临界路径的老化进行测量、建模或二者的信息(例如，信息VCODE)。因此，与一些传统技术相比，在考虑对抗器件(例如，器件100)中的老化的影响的解决方案时，本文中描述的这种实时老化信息(例如，基于信息VCODE)能够长期更准确地确定VMIN-FCORE相关性。
图5示出了根据本文描述的一些实施例的系统(例如，电子系统)500形式的设备。系统500可以包括或被包括在计算机(例如，台式或笔记本计算机)、平板电脑、蜂窝电话和其他电子器件或系统中。如图5所示，系统500可以包括处理器510、存储器器件520、存储器控制器530、图形控制器540、输入和输出(I/O)控制器550、显示处理电路系统552、键盘处理电路系统554、定点器件处理电路系统556、至少一个天线558、连接器555和总线560。
处理器510可以是通用处理器或专用集成电路(ASIC)、或其他类型的处理器。存储器器件520可以包括DRAM器件、SRAM器件、闪存器件、相变存储器、或这些存储器器件的组合。存储器器件520可以包括其他类型的存储器。显示处理电路系统552可以包括液晶显示器(LCD)、触摸屏(例如，电容或电阻触摸屏)、或另一类型的显示器。定点器件处理电路系统556可以包括鼠标、手写笔或、另一类型的定点器件。
I/O控制器550可以包括用于有线或无线通信(例如，通过一个或多个天线558的通信)的通信模块。这样的无线通信可以包括根据WiFi通信技术、高级长期演进(LTE-A)通信技术、或其他通信技术的通信。
I/O控制器550还可以包括允许系统500根据一个或多个标准或规范(例如，I/O标准或规范)与其他器件或系统进行通信的模块，该一个或多个标准或规范包括：通用串行总线(USB)、DisplayPort(显示端口，DP)、高清多媒体接口(HDMI)、Thunderbolt(雷电)、快速外围组件互连(PCIe)、以太网和其他规范。
连接器555可以布置为(例如，可以包括诸如引脚之类的端子)允许系统500耦合到外部器件(或系统)。这可以允许系统500通过连接器555与这样的器件(或系统)进行通信(例如，交换信息)。
连接器555以及总线560的至少一部分可以包括符合USB、DP、HDMI、Thunderbolt、PCIe、以太网和其他规范中的至少一种的导电线。
作为示例，图5示出了彼此分开布置的系统500的组件。在一些布置中，系统500的两个或更多个组件可以位于形成片上系统(SoC)的同一管芯(例如，同一芯片)上。
在一些实施例中，系统500可以不包括图5中所示的一个或多个组件。例如，系统500可以不包括图5所示的显示处理电路系统552、键盘处理电路系统554、定点器件处理电路系统556、天线558、连接器555和其他组件中的至少一个。
处理器510、存储器器件520、存储器控制器530、图形控制器540和I/O控制器550中的至少一个可以包括以上参照图1A至图4D描述的器件100。因此，处理器510、存储器器件520、存储器控制器530、图形控制器540和I/O控制器550中的至少一个可以包括以上参照图1A至图4D描述的监测电路系统160、160’或160”。
所描述的实施例可以以硬件、固件和软件中的一种或组合来实现。实施例还可以被实现为存储在计算机可读存储介质上的指令，其可以由至少一个处理器读取和执行以执行本文描述的操作和活动。计算机可读存储介质可以包括用于以机器(例如，计算机)可读的形式存储信息(例如，指令)的任何非暂时性机制。例如，计算机可读存储介质可以包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘储存介质、光学储存介质、闪存器件以及其他储存器件和介质。在这些实施例中，一个或多个处理器(例如，处理器510)可以配置有指令以执行本文描述的操作和活动。
上面参照图1A至图5所描述的设备(例如，器件100和系统500)和方法(例如，器件100和系统500的操作)的说明旨在提供对各种实施例的结构的一般理解，而并非旨在提供对可利用本文描述的结构的设备的所有元件和特征的完整描述。
本文描述的设备(例如，器件100和系统500)和方法(例如，器件100和系统500的操作)可以包括或被包括在电子电路系统中，诸如高速计算机、通信和信号处理电路系统、单处理器模块或多处理器模块、单嵌入式处理器或多嵌入式处理器、多核处理器、消息信息交换机、以及包括多层、多芯片模块的专用模块。这样的设备可以进一步作为子组件而包括在各种其他设备(例如，电子系统)中，诸如电视、蜂窝电话、个人计算机(例如，膝上型计算机、台式计算机、手持式计算机、平板计算机等)、操作站、收音机、视频播放器、音频播放器(例如，MP3(运动图像专家组、音频层5)播放器)、车辆、医疗器件(例如，心脏监测仪、血压监测仪等)、机顶盒等。
在具体实施方式和权利要求中，参照一个在另一个“上”的两个或更多个元件(例如，材料)所使用的术语“上”意指在元件之间(例如，在材料之间)的至少一些接触。术语“上方”意指元件(例如，材料)非常接近，但是可能具有一个或多个附加的中间元件(例如，材料)，使得可以接触但不是必需的。除非如此声明，否则如本文所使用的，“上”或“上方”均不暗示任何方向性。
在具体实施方式和权利要求中，由术语“至少一个”连接的项的列表可以意指所列项的任何组合。例如，如果列出了项A和B，则短语“A和B中的至少一个”意指仅A；仅B；或者A和B。在另一示例中，如果列出了项A、B和C，则短语“A、B和C中的至少一个”意指仅A；仅B；仅C；A和B(不包括C)；A和C(不包括B)；B和C(不包括A)；或者A、B和C全部。项A可以包括单个元件或多个要素。项B可以包括单个元件或多个要素。项C可以包括单个元件或多个要素。
在具体实施方式和权利要求中，由术语“中的一个”连接的项的列表可以意味着所列项中的仅一个。例如，如果列出了项A和B，则短语“A和B中的一个”意指仅A(不包括B)、或仅B(不包括A)。在另一示例中，如果列出了项A、B和C，则短语“A、B和C中的一个”意指仅A；仅B；或仅C。项A可以包括单个元件或多个要素。项B可以包括单个元件或多个要素。项C可以包括单个元件或多个要素。
附加说明和示例
示例1包括主题(诸如器件、电子设备(例如，电路、电子系统或两者)或机器)，该主题包括：锁相环中的第一路径，该第一路径包括接收具有第一频率的第一信号的相频检测器和提供电压的第一节点；振荡器，该振荡器耦合至第二节点和第一节点，以在第二节点处提供具有第二频率的第二信号；第二路径，该第二路径包括耦合到第二节点和相频检测器的分频器；以及电路，该电路生成具有基于第二节点处的电压的值的值的数字信息。
在示例2中，示例1的主题可以可选地包括：其中数字信息具有与第二节点处的电压的第一值相对应的第一值，以及与第二节点处的电压的第二值相对应的第二值。
在示例3中，示例1的主题可以可选地包括，其中振荡器被配置为提供具有第三频率的第三信号。
在示例4中，示例1的主题可以可选地包括，其中第一路径包括耦合到相频检测器的电荷泵，以及耦合到电荷泵的滤波器。
在示例5中，示例4的主题可以可选地包括，其中电荷泵包括接收电流的节点，电流具有基于第一节点处的电压的值的值。
在示例6中，示例1的主题可以可选地包括：还包括管芯及在管芯上的附加电路，其中锁相环位于管芯上，并且其中附加电路包括耦合到附加电路的对于节点的逻辑门；以及振荡器包括附加电路的副本，附加电路的副本包括逻辑门的副本，该逻辑门的副本耦合到第二节点。
示例7包括主题(诸如器件、电子设备(例如，电路、电子系统或两者)或机器)，该主题包括：接收具有第一频率的第一信号的相频检测器、耦合到相频检测器的电荷泵、耦合到电荷泵的滤波器、以及耦合到滤波器的电路，该电路包括提供电压的电路节点；第一电路，该第一电路生成第一振荡信号，该第一电路包括第一节点和提供提供第一振荡信号的第一附加节点；第二电路，该第二电路生成第二振荡信号，该第二电路包括第二节点和提供第二振荡信号的第二附加节点；第一开关，该第一开关耦接在电路节点与第一电路的第一节点之间；第二开关，该第二开关耦接在电路节点与第二电路的第二节点之间；分频器，该分频器耦合在相频检测器与第一附加节点和第二附加节点中的每一个之间；以及模数转换器，该模数转换器耦合到电路节点。
在示例8中，示例7的主题可以可选地包括，其中第一开关和第二开关中的每一个包括耦合到电路节点的第一端子，并且其中第一电路包括第一晶体管，该第一晶体管具有耦合到第一开关的第二端子的非栅极端子；以及第二电路包括第二晶体管，该第二晶体管具有耦合到第二开关的第二端子的非栅极端子。
在示例9中，示例7的主题可以可选地包括，还包括：第三电路，该第三电路生成第三振荡信号，该第三电路包括第三节点和提供第三振荡信号的第三附加节点；以及第三开关，该第三开关耦合在电路节点和第三节点之间。
在示例10中，示例7的主题可以可选地包括，还包括：晶体管，该晶体管具有耦合到电路节点的栅极，以及耦合在电源节点与地之间的源极端子和漏极端子。
在示例11中，示例10的主题可以可选地包括，还包括：第一附加晶体管和第二附加晶体管，该第二附加晶体管在电荷泵和电源节点之间与第一附加晶体管串联耦合。
示例12包括主题(诸如器件、电子设备(例如，电路、电子系统或两者)或机器)，该主题包括：位于管芯上的第一电路和位于该管芯上的第二电路；相频检测器，该相频检测器在管芯上的电路路径上，该相频检测器接收具有第一频率的第一信号，电路路径包括提供电压的电路节点；第一附加电路，该第一附加电路在管芯上并耦合至电路节点，该第一附加电路包括第一电路的副本以及提供第一振荡信号的第一输出节点；第二附加电路，该第二附加电路位于管芯上并耦合到电路节点，该第二附加电路包括第二电路的副本以及提供第二振荡信号的第二输出节点；分频器，该分频器耦合到相频检测器以及第一输出节点和第二输出节点中的每一个；以及模数转换器，该模数转换器耦合到电路节点。
在示例13中，示例12的主题可以可选地包括，其中第一附加电路和第二附加电路中的每一个包括至少一个逻辑门。
在示例14中，示例12的主题可以可选地包括，其中第一电路包括耦合在第一电路的第一节点和第二节点之间的第一逻辑门和第二逻辑门；以及第一附加电路包括耦合在第一附加电路的第一节点和第二节点之间的第一逻辑门的副本和第二逻辑门的副本。
在示例15中，示例14的主题可以可选地包括，其中第一附加电路包括反相器，该反相器耦合在第一附加电路的第二节点与第一输出节点之间。
示例16包括主题(诸如器件、电子设备(例如，电路、电子系统或两者)或机器)，该主题包括：第一电路，该第一电路在管芯上；以及延迟锁定环，该延迟锁定环包括在管芯上的第一电路路径，该第一电路路径包括具有接收第一信号的第一输入节点的相位检测器以及提供电压的电路节点；延迟线，该延迟线包括在延迟锁定环中，该延迟线包括接收第一信号的输入节点以及提供具有基于第一信号的频率的频率的第二信号的输出节点，延迟线包括耦合到电路节点的第二电路，第二电路包括第一电路的副本；第二电路路径，第二电路路径包括在延迟锁定环中并且耦合在延迟线和相频检测器的第二输入节点之间；以及模数转换器，该模数转换器耦合到电路节点。
在示例17中，示例16的主题可以可选地包括，其中第一电路包括逻辑门，并且第二电路包括逻辑门的副本。
在示例18中，示例16的主题可以可选地包括，其中第二电路包括晶体管，晶体管具有耦合到电路节点的非栅极端子。
示例19包括主题(诸如器件、电子设备(例如，电路、电子系统或两者)或机器)，该主题包括处理器，该处理器包括处理电路系统和耦合至处理电路系统的锁相环，处理电路系统包括逻辑电路路径，锁相环包括：第一路径，该第一路径包括接收具有第一频率的第一信号的相频检测器以及提供电压的第一节点；振荡器，该振荡器耦合至第二节点和第一节点，以在第二节点处提供具有第二频率的第二信号；第二路径，该第二路径包括耦合到第二节点和相频检测器的分频器；以及模数转换器，该模数转换器耦合到第一节点。
在示例20中，示例19的主题可以可选地包括，还包括耦合到处理器的连接器，连接器符合下列项之一：通用串行总线(USB)、高清多媒体接口(HDMI)、雷电、快速外围组件互连(PCIe)和以太网规范。
示例1至示例20的主题可以以任何组合进行组合。
以上描述和附图说明了一些实施例，以使本领域技术人员能够实践本发明的实施例。其他实施例可以结合结构、逻辑、电气、过程和其他改变。示例仅代表可能的变型。一些实施例的部分和特征可以被包括在其他实施例的部分和特征中或代替其他实施例中的部分和特征。在阅读和理解以上描述之后，许多其他实施例对于本领域技术人员将是显而易见的。因此，各种实施例的范围由所附权利要求以及这些权利要求所享有的全部范围的等同物确定。
提供摘要以符合37C.F.R.第1.72(b)节，其要求提供摘要，以使读者明确技术公开的性质和要旨。摘要是在理解其不会被用于限制或解释权利要求的范围或含义的情况下提交的。因此，以下权利要求被并入具体实施方式中，其中每项权利要求本身作为单独的实施例。

Claims (20)

1.一种电子设备，包括：
锁相环中的第一路径，所述第一路径包括接收具有第一频率的第一信号的相频检测器以及提供电压的第一节点；
振荡器，该振荡器耦合至第二节点和所述第一节点，以在所述第二节点处提供具有第二频率的第二信号；
第二路径，该第二路径包括耦合到所述第二节点和所述相频检测器的分频器；以及
电路，该电路生成数字信息，所述数字信息的值基于所述第二节点处的电压的值。
2.如权利要求1所述的设备，其中，所述数字信息具有与所述第二节点处的电压的第一值相对应的第一值以及与所述第二节点处的电压的第二值相对应的第二值。
3.如权利要求1所述的设备，其中，所述振荡器被配置为提供具有第三频率的第三信号。
4.如权利要求1所述的设备，其中，所述第一路径包括耦合到所述相频检测器的电荷泵，以及耦合到所述电荷泵的滤波器。
5.如权利要求4所述的设备，其中，所述电荷泵包括接收电流的节点，所述电流的值基于所述第一节点处的电压的值。
6.如权利要求1所述的设备，还包括管芯以及在所述管芯上的附加电路，其中所述锁相环位于所述管芯上，并且其中：
所述附加电路包括逻辑门，耦合到所述附加电路的电源节点；并且
所述振荡器包括所述附加电路的副本，所述附加电路的副本包括所述逻辑门的副本，所述逻辑门的所述副本耦合到所述第二节点。
7.一种电子设备，包括：
接收具有第一频率的第一信号的相频检测器、耦合到所述相频检测器的电荷泵、耦合到所述电荷泵的滤波器、以及耦合到所述滤波器的电路，该电路包括提供电压的电路节点；
第一电路，该第一电路生成第一振荡信号，该第一电路包括第一节点以及提供所述提供第一振荡信号的第一附加节点；
第二电路，该第二电路生成第二振荡信号，该第二电路包括第二节点以及提供所述第二振荡信号的第二附加节点；
第一开关，该第一开关耦接在所述电路节点与所述第一电路的所述第一节点之间；
第二开关，该第二开关耦接在所述电路节点与所述第二电路的所述第二节点之间；
分频器，该分频器耦合在所述相频检测器与所述第一附加节点和所述第二附加节点中的每一个之间；以及
模数转换器，该模数转换器耦合到所述电路节点。
8.如权利要求7所述的设备，其中，所述第一开关和第二开关中的每一个包括耦合到所述电路节点的第一端子，并且其中：
所述第一电路包括第一晶体管，该第一晶体管具有耦合到所述第一开关的第二端子的非栅极端子；并且
所述第二电路包括第二晶体管，该第二晶体管具有耦合到所述第二开关的第二端子的非栅极端子。
9.如权利要求7所述的设备，还包括：
第三电路，该第三电路生成第三振荡信号，该第三电路包括第三节点以及提供所述第三振荡信号的第三附加节点；以及
第三开关，该第三开关耦合在所述电路节点和所述第三节点之间。
10.如权利要求7所述的设备，还包括：晶体管，该晶体管具有耦合到所述电路节点的栅极以及耦合在电源节点与地之间的源极端子和漏极端子。
11.如权利要求10所述的设备，还包括：第一附加晶体管和第二附加晶体管，该第二附加晶体管在所述电荷泵与所述电源节点之间与所述第一附加晶体管串联耦合。
12.一种电子设备，包括：
位于管芯上的第一电路以及位于所述管芯上的第二电路；
相频检测器，该相频检测器在所述管芯上的电路路径上，该相频检测器接收具有第一频率的第一信号，所述电路路径包括提供电压的电路节点；
第一附加电路，该第一附加电路在所述管芯上并耦合至所述电路节点，该第一附加电路包括所述第一电路的副本以及提供第一振荡信号的第一输出节点；
第二附加电路，该第二附加电路在所述管芯上并耦合到所述电路节点，该第二附加电路包括所述第二电路的副本以及提供第二振荡信号的第二输出节点；
分频器，该分频器耦合到所述相频检测器以及所述第一输出节点和所述第二输出节点中的每一个；以及
模数转换器，该模数转换器耦合到所述电路节点。
13.如权利要求12所述的设备，其中，所述第一附加电路和所述第二附加电路中的每个一包括至少一个逻辑门。
14.如权利要求12所述的设备，其中：
所述第一电路包括耦合在所述第一电路的第一节点和第二节点之间的第一逻辑门和第二逻辑门；以及
所述第一附加电路包括耦合在所述第一附加电路的第一节点和第二节点之间的所述第一逻辑门的副本和所述第二逻辑门的副本。
15.如权利要求14所述的设备，其中，所述第一附加电路包括反相器，该反相器耦合在所述第一附加电路的所述第二节点与所述第一输出节点之间。
16.一种电子设备，包括：
第一电路，该第一电路在管芯上；以及
延迟锁定环，该延迟锁定环包括在所述管芯上的第一电路路径，所述第一电路路径包括具有接收第一信号的第一输入节点的相位检测器以及提供电压的电路节点；
延迟线，该延迟线包括在所述延迟锁定环中，所述延迟线包括接收所述第一信号的输入节点以及提供具有基于所述第一信号的频率的频率的第二信号的输出节点，所述延迟线包括耦合到所述电路节点的第二电路，所述第二电路包括所述第一电路的副本；
第二电路路径，所述第二电路路径包括在所述延迟锁定环中并且耦合在所述延迟线和所述相频检测器的第二输入节点之间；以及
模数转换器，该模数转换器耦合到所述电路节点。
17.如权利要求16所述的设备，其中，所述第一电路包括逻辑门，并且所述第二电路包括所述逻辑门的副本。
18.如权利要求16所述的设备，其中，所述第二电路包括晶体管，所述晶体管具有耦合到所述电路节点的非栅极端子。
19.一种电子设备，包括：
处理器，该处理器包括处理电路系统以及耦合至所述处理电路系统的锁相环，所述处理电路系统包括逻辑电路路径，所述锁相环包括：
第一路径，该第一路径包括接收具有第一频率的第一信号的相频检测器以及提供电压的第一节点；
振荡器，该振荡器耦合至第二节点和所述第一节点，以在所述第二节点处提供具有第二频率的第二信号；
第二路径，该第二路径包括耦合到所述第二节点和所述相频检测器的分频器；以及
模数转换器，该模数转换器耦合到所述第一节点。
20.如权利要求19所述的设备，还包括耦合到所述处理器的连接器，所述连接器符合下列项之一：通用串行总线(USB)、高清多媒体接口(HDMI)、雷电、快速外围组件互连(PCIe)和以太网规范。
CN202011550043.9A 2020-06-26 2020-12-24 用于功率管理和晶体管老化跟踪的监测电路系统 Pending CN113848446A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/913,933 US11309900B2 (en) 2020-06-26 2020-06-26 Monitor circuitry for power management and transistor aging tracking
US16/913,933 2020-06-26

Publications (1)

Publication Number Publication Date
CN113848446A true CN113848446A (zh) 2021-12-28

Family

ID=78827260

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011550043.9A Pending CN113848446A (zh) 2020-06-26 2020-12-24 用于功率管理和晶体管老化跟踪的监测电路系统

Country Status (4)

Country Link
US (1) US11309900B2 (zh)
CN (1) CN113848446A (zh)
DE (1) DE102020134339A1 (zh)
TW (1) TW202201906A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009827B2 (en) 2022-03-18 2024-06-11 Intel Corporation Monitor circuitry for power management and transistor aging tracking

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674331B2 (en) * 2001-11-09 2004-01-06 Agere Systems, Inc. Method and apparatus for simplified tuning of a two-point modulated PLL

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009827B2 (en) 2022-03-18 2024-06-11 Intel Corporation Monitor circuitry for power management and transistor aging tracking

Also Published As

Publication number Publication date
DE102020134339A1 (de) 2021-12-30
US20210409028A1 (en) 2021-12-30
TW202201906A (zh) 2022-01-01
US20220209778A1 (en) 2022-06-30
US11309900B2 (en) 2022-04-19

Similar Documents

Publication Publication Date Title
US11211935B2 (en) All-digital voltage monitor (ADVM) with single-cycle latency
US10707878B2 (en) Apparatus and system for digitally controlled oscillator
US11722128B2 (en) Duty cycle correction system and low dropout (LDO) regulator based delay-locked loop (DLL)
KR102243031B1 (ko) 디지털 위상 동기 루프 공급 전압 제어
US11444532B2 (en) Non-linear clamp strength tuning method and apparatus
US20160056807A1 (en) Apparatus, system, and method for re-synthesizing a clock signal
KR20210014095A (ko) 클록 및 전압들의 자율 보안 및 기능 안전을 위한 장치
EP3923470A1 (en) Coupled frequency doubler with frequency tracking loop
CN112005497A (zh) 用于向电路提供延迟的时钟信号以锁存数据的设备、方法和系统
US11031945B1 (en) Time-to-digital converter circuit linearity test mechanism
US20070262647A1 (en) System and method for providing adaptive power supply to system on a chip
US10404152B2 (en) Voltage regulator circuitry including module for switching frequency self-optimization
WO2019182697A1 (en) Apparatus to improve lock time of a frequency locked loop
US20220083011A1 (en) Bipolar time-to-digital converter
US11909403B2 (en) Low power apparatus and method to multiply frequency of a clock
CN113381748A (zh) 低功率单边缘触发触发器、以及借时间内部拼接触发器
CN113848446A (zh) 用于功率管理和晶体管老化跟踪的监测电路系统
EP4156519A1 (en) A phase lock loop with an adaptive loop filter
US9698764B2 (en) Quadrature divider
US12009827B2 (en) Monitor circuitry for power management and transistor aging tracking
EP3843268A1 (en) High performance fast mux-d scan flip-flop
US11476817B2 (en) Low-power and area-efficient gain-bandwidth tripler amplifier
US11005457B2 (en) PTAT ring oscillator circuit
CN113193866A (zh) 互补金属氧化物半导体（cmos）反相器电路装置
US20230196960A1 (en) Resonant clocking employing resonance at fundamental and harmonic frequencies

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination