CN1138305C - 含有导电熔丝的半导体结构及其制造方法 - Google Patents

Abstract

提供了一种半导体结构，它包含半导体衬底、衬底上的导电层、和位于导电层处的金属熔丝，其中的熔丝包含位于其上的自对准介质腐蚀停止层，同时提供了此半导体结构的制造工艺。

Description

含有导电熔丝的半导体结构及其制造方法

本发明涉及到含有导电熔丝的半导体结构，更确切地说是涉及到提供一种其上具有自对准隔离覆盖层的导电熔丝。此外，本发明涉及到用来获得所希望的结构的制造工艺。本发明的制造工艺使得有可能提供熔丝上与熔丝自对准的较薄的得到很好控制的介质层。

诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的许多集成电路都使用熔丝。这样就能够提供冗余，以防止可能由制造过程中产生的随机缺陷所引起的半导体器件成品率的下降。冗余电路部分被制作成具有与特定电路部分相同的功能的多余电路部分，从而可以用冗余电路来代替具有制造过程中引起的缺陷的特定电路部分，以便保持整个半导体的功能。而且，熔丝的连接提供了电压选项、封装插脚引出选项或最终工序之前厂家希望采用的任何其它选项。这有助于提高成品率，并使得更容易对几种不同的最终产品使用一种基本设计。

与熔丝结构相关的一个问题是熔丝上的绝缘层的厚度倾向于具有很大的变化。最终绝缘厚度的大的变化是由第一和第二导电层之间的隔离层的淀积的变化、随后一直到最后的绝缘层的淀积的变化、化学机械抛光过程中的不均匀性、以及为了获得最终厚度而进行的反应离子刻蚀中的变化所造成的。因此，即使各个分立的步骤能够得到合理的控制，仍然由于各个工艺步骤的累积变化而发生厚度变化。厚度的这一变化反过来将熔丝的间距限制为对应于工艺产生的最大的隔离层的间距。然而，可能希望能够尽可能地减小间距同时又控制其厚度。这种控制可以允许减小熔丝间距并为存储器产品提供更多的冗余。

本发明涉及到改善熔丝结构上的绝缘层厚度的控制。而且，本发明使得有可能得到具有较薄的自对准介质层的熔丝结构。

在一种情况下，本发明涉及到一种半导体结构，它包含半导体衬底、衬底上的导电层、以及位于此导电层处的熔丝。此熔丝包含其上的自对准介质腐蚀停止层。绝缘结构被制作在导电层上，但不在熔丝上。制作了通过绝缘结构达及导电层的选定位置的电连接。在电连接上再制作一个绝缘结构。

在另一种情况下，本发明包含一种制造上述半导体结构的工艺。更确切地说，本发明的工艺包含提供其上具有导电层的半导体衬底。覆盖淀积第一介质腐蚀停止材料层。最好用反应离子刻蚀方法，对介质腐蚀停止材料层和导电层进行图形化，从而产生的结构包括(i)用其上的自对准介质腐蚀停止材料覆盖的熔丝结构和(ii)导电线条的结构以及结构之间的间隙。

本发明的工艺最好继续在结构上和在间隙中淀积不同于腐蚀停止材料的第二介质材料。在第二介质材料上淀积第三介质材料。最好用反应离子刻蚀方法，对第三介质材料、第二介质材料和第一介质材料进行图形化，以产生穿过第三介质材料、第二介质材料和第一介质材料的通孔，从而暴露导电层的选定部分。用导电材料填充通孔以提供达及导电层选定部分的电连接。在整个结构上再制作一个绝缘层，并产生通过此绝缘结构达及熔丝上腐蚀停止层的通孔。

从下面对本发明最佳实施例的详细描述中，本技术领域熟练人员将了解本发明的进一步目的和优点。正如所了解的那样，本发明能够有其它的不同的实施例，且其细节能够有各种修正而不超越本发明。因此，本描述只是为了说明，而不是限制。

图1-5示出了各个制造阶段的本发明的半导体结构。

为了易于理解本发明，可参照附图，这些附图示出了制造根据本发明的半导体结构的步骤。各个图中的相同的参考号表示相同的元件。

参照图5，本发明的半导体结构最好包含半导体衬底10；衬底上的导电材料层1；位于导电层1处的导电熔丝21，其中的熔丝包含其上具有自对准介质腐蚀停止层2的导电材料层1的导电区段；位于导电层1上和导电层1的导电线条22之间但不在熔丝21上的绝缘结构3(可以包括额外的绝缘层13)；以及通过绝缘结构3(如果有的话，还有13)达及导电层1的选定位置的电互连4。本发明的结构最好还包含电互连4上的层5-7所示的其它绝缘结构。

最好用下面结合图1-5所述的本发明的工艺来制作本发明的结构。根据本发明的工艺，半导体衬底结构10配备有导电层1。导电层1最好由选自铝、铜、铝铜合金、和具有金属型导电率的掺杂多晶硅的导电材料制成。导电层1可以是布线层或栅导体层，并可以用任何通常用来制作导电层的技术来制作。层1的厚度最好是50-1000nm，约为200-500nm更好。介质腐蚀停止材料层2覆盖淀积在层1的顶部。层2最好是氮化硅和/或氮氧化硅。可以用化学汽相淀积(CVD)或其它已知的技术来制作氮化硅和/或氮氧化硅。层2的最大厚度最好约为450nm。层2的厚度约为25-200nm更好，约为50-100nm最好，典型的例子是约为50nm。此外，如有需要，还可以有二氧化硅层(未示出)作为氮化硅和/或氮氧化硅层上的层2的组成部分。

最好用反应离子刻蚀(RIE)方法，对介质腐蚀停止材料层2和导电层1进行图形化。在RIE过程中，于具有由反应组分(例如氟化烃)和惰性气体构成的气体等离子体的工作室中衬底被电偏置。等离子体与各层进行反应以产生从工作室抽走的挥发性反应产物。如果所需要的图形是粗糙的，则可以用湿法化学腐蚀代替反应离子刻蚀。当清除了介质层2的所需部分时，腐蚀条件可以改变成更适合于金属的反应离子刻蚀，其中图形化的腐蚀停止材料起图形化导电图形的硬掩模的作用。

如图2所示，图形化步骤产生了一个或多个被自对准介质腐蚀停止材料覆盖的熔丝21。图形化通常还导致形成诸如导电线条22和位于导电线条22之间的间隙20之类的其它导电图形。在制作下一层介质材料之前且导电线条21之间基本上没有材料的情况下，制作被自对准介质材料覆盖的熔丝21。

接着，如图3所示，在间隙20之中和在留下的介质腐蚀停止材料上，淀积不同于腐蚀停止材料的第二介质材料3。第二介质材料3最好是用高密度等离子体增强化学汽相淀积或其它技术制作的较致密的二氧化硅材料。层2上的层3的厚度最好约为40-400nm，约为50-200nm更好。

然后，可以制作诸如由原硅酸四乙酯(TEOS)或硅烷的化学汽相淀积得到的氧化硅之类的介质层13。层13的厚度最好约为50-1000nm，约为200-400nm更好。在某些情况下，如果氧化层3厚度足够，有可能无须淀积由硅烷或TEOS得到的氧化硅。

接着，最好用化学机械抛光或其它适当的技术来整平最上面的介质层3(或如果有的话，还有13)。层2、3和13的总厚度最好约为350-1200nm。然后对介质层3和13进行图形化，以提供达及选定的导电线条22和/或导电层1留下的其它部分的通孔。可以用反应离子刻蚀或其它适当的技术来进行这一图形化。得到的结构示于图3。

如图4所示，然后在通孔中制作诸如铝、钨、钛、钽或重掺杂多晶硅之类的导电材料，以提供达及下方导电图形(例如线条22)的电连接。在隔离层13上也制作导电材料部分，并用反应离子刻蚀或其它已知的技术进行图形化，从而得到电互连结构4。

然后，如图4所示，最好再制作介质隔离。例如，诸如由淀积TEOS得到二氧化硅之类的第三介质层5。此层5的厚度最好约为100-1000nm，200-600nm更好。可以再在TEOS得到的层5上，用化学汽相淀积方法制作氮化硅组成的另一个层6。此层6的厚度最好约为100-1000nm，200-600nm更好。在层6上最好淀积由例如光敏聚酰亚胺组成的层7。可以用喷涂或旋涂方法来淀积层7，其厚度最好约为2-10微米。

如图5所示，用已知的光刻技术对层7进行图形化，层7起腐蚀掩模的作用，用来对熔丝21介质腐蚀停止层上的各个介质层进行选择性腐蚀。更确切地说，最好用反应离子刻蚀方法来得到选择性腐蚀。例如，可以用约为4-20sccm(通常约为8sccm)的氟化烃(例如C₄F₈)和约为50-200sccm(通常约为100sccm)的惰性气体(例如氩)，来腐蚀氮化物层6和氧化物层5。之后，可以将氟化烃和惰性气体的流速调整到分别约为4-20sccm(通常约为8sccm)和约为5-35sccm(通常约为15sccm)，以便腐蚀下方的氧化硅层3和13，同时充其量只清除非常少量的下方的作为熔丝21覆盖层的含氮化物的腐蚀停止材料层2。

本发明的工艺有利地产生了具有提供上述设计与性能优点的厚度可控的层的熔丝。

以上描述了本发明。此外，如上所述，本公开仅仅描述了本发明的最佳实施例，但应该理解的是，本发明能够用于各种其他组合、修正和环境中，并能够在此处表述的本发明概念的范围内，与上述技术和域相关技术的知识相当地作出改变和修正。上述实施例是用来解释实施本发明的最佳方式，并使本技术领域熟练人员能够在这些或其它的实施例中，以特定应用所要求的各种修正来实现本发明。因此，本描述不是为了将本发明限制于此处所公开的形式。此外，所附权利要求的目的是用来包括各个变通实施例。

Claims (20)

1.一种半导体结构，它包含半导体衬底；所述衬底上的导电层；位于所述导电层处的导电熔丝，其中所述熔丝包含其上的自对准介质腐蚀停止层；位于所述导电层上和所述导电层的金属线条之间但不在所述熔丝上的绝缘结构；以及达及所述导电层的选定位置的电互连。

2.权利要求1的半导体结构，其中所述介质腐蚀停止层包含氮化硅。

3.权利要求1的半导体结构，其中所述介质腐蚀停止层包含氮氧化硅。

4.权利要求1的半导体结构，其中所述自对准介质腐蚀停止层的最大厚度为450nm。

5.权利要求1的半导体结构，其中所述自对准介质腐蚀停止层的厚度为25-200nm。

6.权利要求1的半导体结构，其中所述绝缘结构包含第一层由等离子体增强CVD法形成的二氧化硅层和第二层从硅烷或原硅酸四乙酯得到的氧化硅层。

7.权利要求1的半导体结构，还包括所述电互连上的绝缘结构。

8.权利要求7的半导体结构，其中所述电互连上的所述绝缘结构包含二氧化硅层和位于所述二氧化硅层上的氮化硅层。

9.权利要求8的半导体结构，还包括所述氮化硅上的光敏聚酰亚胺层。

10.一种制造半导体结构的工艺，它包含：

提供具有导电材料层的半导体衬底；

在所述导电层上覆盖淀积第一介质腐蚀停止材料层；

对所述第一介质腐蚀停止材料层和所述导电材料进行图形化，从而产生被自对准介质腐蚀停止材料覆盖的熔丝、导电线条和所述导电线条之间的间隙；

在所述间隙中和所述第一介质腐蚀停止材料层上，淀积不同于所述第一介质腐蚀停止材料的第二介质材料，以形成第二介质材料层；

对所述第二介质材料层和所述第一介质腐蚀停止材料进行图形化，以便在所述第二介质材料和所述第一介质腐蚀停止材料中产生通孔，从而暴露所述导电层的选定部分；

用导电材料填充所述通孔，以提供达及所述导电层的电互连；

覆盖淀积第三介质材料层，然后产生通过所述第二和第三介质层的附加通孔，其中所述附加通孔向下延伸到所述熔丝上的腐蚀停止层。

11.权利要求10的工艺，其中所述图形化步骤用反应离子刻蚀方法执行。

12.权利要求10的工艺，其中所述第一介质腐蚀停止材料包含氮化硅。

13.权利要求10的工艺，其中所述第一介质腐蚀停止材料包含氮氧化硅。

14.权利要求10的工艺，其中所述第一介质腐蚀停止材料的最大厚度高达450nm。

15.权利要求10的工艺，其中所述第一介质腐蚀停止材料的厚度为25-200nm。

16.权利要求10的工艺，其中所述第二介质材料用二氧化硅的等离子体增强CVD方法来淀积，至少直至所述间隙被填充，随之以淀积从硅烷或原硅酸四乙酯得到的附加的氧化硅。

17.权利要求10的工艺，其中所述第一介质腐蚀停止材料和第二介质材料的总厚度为350-1200nm。

18.权利要求10的工艺，其中所述附加通孔用对第二和第三介质层进行反应离子刻蚀的方法产生。

19.权利要求10的工艺，其中所述第三介质层包含从原硅酸四乙酯得到的氧化硅层、以及氮化硅层和聚酰亚胺层。

20.权利要求19的工艺，其中所述附加通孔的产生包含：(i)用光刻方法对所述聚酰亚胺层进行图形化，(ii)用含有4-20sccm的氟化烃和50-200sccm的惰性气体的组分进行反应离子刻蚀的方法，清除部分所述氮化硅层和所述第三介质层的氧化硅层，(iii)用含有4-20sccm的氟化烃和5-35sccm的惰性气体的气体混合物进行反应离子刻蚀的方法，清除部分所述第二介质层。

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