CN113807044B - 抗串扰pcie端口通道设计方法、系统、终端及存储介质 - Google Patents

抗串扰pcie端口通道设计方法、系统、终端及存储介质 Download PDF

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Abstract

本发明提供一种抗串扰PCIE端口通道设计方法、系统、终端及存储介质，包括：从PCB布图中筛选出PCIE端口设计数据；根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值。本发明可以有效降低不同PCIE5.0Port端口相邻Lane之间的串扰影响，以此进步提升高频信号的传输质量，从而提高了产品设计质量，同时可作为设计指标为其他项目高速信号设计参考使用。

Description

抗串扰PCIE端口通道设计方法、系统、终端及存储介质
技术领域
本发明涉及电路板设计技术领域，具体涉及一种抗串扰PCIE端口通道设计方法、系统、终端及存储介质。
背景技术
在目前高速Server主板设计中，随着高速信号速率的提升，如PCIE5.032Gbps速率信号接口的应用，为满足高速信号传输质量，系统设计时通常会先进行模拟仿真，以此选择性价比合适的板材，同时也能满足PCIE5.0信号在长距离传输时的信号质量。然而，在后期实测板卡测试时，通常会发现对于一个PCIE5.0x16Lane信号来说，在各Lane走线长度差异不大的情况下，其Lane0和Lane15上PCIE信号测试眼图(EW/EH)质量会比其他Lane相对差些，有时，在整链路设计余量不多时，其Lane0和Lane15上的信号质量有各别Fail情况发生。通过分析排查,发现这些测试信号质量不好的Lane，要么PCB trace走线长度较短，要么就是未用悬空状态。因当前CPU可以支持5个PCIE5.0x16Port，在考虑一些低配置产品设计及PCIE5.0信号速率较高，通常在产品设计时，对未用的PCIE5.0 Port进行悬空及尽可能缩短已使用PCIE5.0 Port上的PCB trace长度方式处理。
为满足Server主板上PCIE5.0高速信号在长距离互连时的信号传输质量，通常会先对各PCIE Port系统互连拓扑进行信号模拟仿真评估。然后，在实际布线时，尽可能在缩短各PCIE Port里每个PCIE Lane的走线长度及对未应用的PCIE Port进行悬空处理方式来设计。
采用现有方案，通常在后期样品测试阶段，会发现不同PCIE5.0 Port之间相邻的通道的信号质量会比Port内其他Lane的信号测试质量偏低些，经分析排查，发现这些不同Port端口相邻Lane之间也存在串扰影响，尤其当相邻Port未被使用时，其对Active Port产生的串扰影响会更大些，因而，本发明需要降低优化相邻未用PCIE Port对Active Port的影响，以此提升PCIE5.0信号传输质量
发明内容
针对现有技术存在的不同PCIE端口的相邻通道存在信号串扰的问题，本发明提供一种抗串扰PCIE端口通道设计方法、系统、终端及存储介质，以解决上述技术问题。
第一方面，本发明提供一种抗串扰PCIE端口通道设计方法，包括：
从PCB布图中筛选出PCIE端口设计数据；
根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；
标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值。
进一步的，从PCB布图中筛选出PCIE端口设计数据，包括：
利用关键词搜索技术从PCB布图的底层数据中筛选出PCIE端口设计数据；
利用PCIE端口设计数据创建PCIE端口设计层。
进一步的，根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻，包括：
根据客制化文件标记各PCIE端口的应用情况；
筛选出被标记为未应用的PCIE端口，并获取未应用PCIE端口的相邻位置的PCIE端口的应用状态；
筛选出相邻PCIE端口被标记为应用的未应用PCIE端口作为目标PCIE端口；
提取目标PCIE端口中与被标记为应用的相邻PCIE端口最近的通道作为目标通道，为所述目标通道添加端接电阻。
进一步的，为所述目标通道添加端接电阻，包括：
遍历端接电阻类型库，为目标通道添加不同类型的端接电阻；
对目标通道添加不同类型的端接电阻方案进行模拟仿真，得到不同方案的测试眼图；
选取测试眼图效果最好的方案应用的端接电阻类型作为所述目标通道的端接电阻。
进一步的，标记各PCIE端口的所有通道，包括：
按通道排列规则生成各PCIE端口的通道序号，所述通道排列规则为顺时针排序、逆时针排序中的任一种。
进一步的，采集分属不同PCIE端口的相邻通道的最小距离，包括：
筛选出位置相邻的所有PCIE端口，生成相邻PCIE端口对；
根据通道排列规则按照首尾相邻原则，生成相邻PCIE端口对的相邻通道信息对，所述相邻通道信息对包括第一通道坐标数据和第二通道坐标数据，第一通道和第二通道分别属于相邻PCIE端口对中的两个相邻PCIE端口；
根据第一通道坐标数据和第二通道坐标数据计算第一通道和第二通道的最小距离。
进一步的，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值，包括：
根据第一通道和第二通道在PCB布图中的位置生成第一通道的第一可选区域和第二通道的第二可选区域；
通过在第一可选区域调节第一通道位置，在第二可选区域调节第二通道位置使第一通道与第二通道的最小距离不低于所述阈值。
第二方面，本发明提供一种抗串扰PCIE端口通道设计系统，包括：
端口筛选单元，用于从PCB布图中筛选出PCIE端口设计数据；
电阻设计单元，用于根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；
通道调整单元，用于标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值。
进一步的，端口筛选单元用于：
利用关键词搜索技术从PCB布图的底层数据中筛选出PCIE端口设计数据；
利用PCIE端口设计数据创建PCIE端口设计层。
进一步的，电阻设计单元用于：
根据客制化文件标记各PCIE端口的应用情况；
筛选出被标记为未应用的PCIE端口，并获取未应用PCIE端口的相邻位置的PCIE端口的应用状态；
筛选出相邻PCIE端口被标记为应用的未应用PCIE端口作为目标PCIE端口；
提取目标PCIE端口中与被标记为应用的相邻PCIE端口最近的通道作为目标通道，为所述目标通道添加端接电阻。
进一步的，电阻设计单元用于：
遍历端接电阻类型库，为目标通道添加不同类型的端接电阻；
对目标通道添加不同类型的端接电阻方案进行模拟仿真，得到不同方案的测试眼图；
选取测试眼图效果最好的方案应用的端接电阻类型作为所述目标通道的端接电阻。
进一步的，通道调整单元用于：
按通道排列规则生成各PCIE端口的通道序号，所述通道排列规则为顺时针排序、逆时针排序中的任一种。
进一步的，通道调整单元用于：
筛选出位置相邻的所有PCIE端口，生成相邻PCIE端口对；
根据通道排列规则按照首尾相邻原则，生成相邻PCIE端口对的相邻通道信息对，所述相邻通道信息对包括第一通道坐标数据和第二通道坐标数据，第一通道和第二通道分别属于相邻PCIE端口对中的两个相邻PCIE端口；
根据第一通道坐标数据和第二通道坐标数据计算第一通道和第二通道的最小距离。
进一步的，通道调整单元用于：
根据第一通道和第二通道在PCB布图中的位置生成第一通道的第一可选区域和第二通道的第二可选区域；
通过在第一可选区域调节第一通道位置，在第二可选区域调节第二通道位置使第一通道与第二通道的最小距离不低于所述阈值。
第三方面，提供一种终端，包括：
处理器、存储器，其中，
该存储器用于存储计算机程序，
该处理器用于从存储器中调用并运行该计算机程序，使得终端执行上述的终端的方法。
第四方面，提供了一种计算机存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述各方面所述的方法。
本发明的有益效果在于，
本发明提供的抗串扰PCIE端口通道设计方法、系统、终端及存储介质，通过从PCB布图中筛选出PCIE端口设计数据，然后根据用户需求在PCIE端口设计数据的基础上标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值。本发明可以有效降低不同PCIE5.0 Port端口相邻Lane之间的串扰影响，以此进步提升高频信号的传输质量，从而提高了产品设计质量，同时可作为设计指标为其他项目高速信号设计参考使用。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例的方法的示意性流程图。
图2是本发明一个实施例的方法的添加端接电阻的示意性原理图。
图3是本发明一个实施例的系统的示意性框图。
图4为本发明实施例提供的一种终端的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
下面对本发明中出现的关键术语进行解释。
PCB布图是指集成电路中至少有一个是有源元件的两个以上元件和部分或者全部互连线路的三维配置，或者为制造集成电路而准备的上述三维配置。通俗地说，它就是确定用以制造集成电路的电子元件在一个传导材料中的几何图形排列和连接的布局设计。
端接，butt joint，是指消除信号反射的一种方式。在传输线中，当阻抗出现不匹配时，会发生反射，而减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行阻抗匹配，从而使源反射系数或负载反射系数为零。通常传输线的端接采用以下两种策略，使负载阻抗与传输线阻抗匹配，即终端端接，使源阻抗与传输线阻抗匹配，即源端端接。端接电阻的方式包括：源端串联匹配、终端并联匹配、戴维南匹配、RC网络匹配、二极管匹配。
PCIe属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量(QOS)等功能。
图1是本发明一个实施例的方法的示意性流程图。其中，图1执行主体可以为一种抗串扰PCIE端口通道设计系统。
如图1所示，该方法包括：
步骤110，从PCB布图中筛选出PCIE端口设计数据；
步骤120，根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；
步骤130，标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值。
为了便于对本发明的理解，下面以本发明抗串扰PCIE端口通道设计方法的原理，结合实施例中对抗串扰PCIE端口通道进行设计的过程，对本发明提供的抗串扰PCIE端口通道设计方法做进一步的描述。
具体的，所述抗串扰PCIE端口通道设计方法包括：
S1、从PCB布图中筛选出PCIE端口设计数据。
利用关键词搜索技术从PCB布图的底层数据中筛选出PCIE端口设计数据；利用PCIE端口设计数据创建PCIE端口设计层。
从PCB布图的底层数据中筛选出带有关键词PCIE的项目数据，然后利用PCIE端口设计数据重新创建一个PCIE端口设计层，该层只显示PCIE端口设计图形。若PCB布图中已经存在PCIE端口设计层，则复制该PCIE端口设计层作为重设计层，避免破坏原数据。
S2、根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻。
根据客制化文件标记各PCIE端口的应用情况；筛选出被标记为未应用的PCIE端口，并获取未应用PCIE端口的相邻位置的PCIE端口的应用状态；筛选出相邻PCIE端口被标记为应用的未应用PCIE端口作为目标PCIE端口；提取目标PCIE端口中与被标记为应用的相邻PCIE端口最近的通道作为目标通道，为所述目标通道添加端接电阻。具体的，为所述目标通道添加端接电阻，包括：遍历端接电阻类型库，为目标通道添加不同类型的端接电阻；对目标通道添加不同类型的端接电阻方案进行模拟仿真，得到不同方案的测试眼图；选取测试眼图效果最好的方案应用的端接电阻类型作为所述目标通道的端接电阻。在标记各PCIE端口的所有通道时，按通道排列规则生成各PCIE端口的通道序号，所述通道排列规则为顺时针排序、逆时针排序中的任一种。
具体的，解析客制化文件，根据客制化文件对各PCIE端口的应用情况进行标记。首先筛选出被标记为未应用的PCIE端口，进一步的根据PCIE端口的位置坐标获取未应用PCIE端口的相邻PCIE端口，并采集相邻PCIE端口的应用情况，若相邻PCIE端口标记为应用，则将该未应用PCIE端口中与该相邻应用PCIE端口最近的通道添加端接电阻，如图2所示。在无法区分的应用情况时，为每个PCIE接口与其他PCIE接口相邻的通道设计端接电阻。现有设计方案来看，在后期样品打板测试时，会发现在相同的Lane走线长度下，不同PCIE5.0 Port端口相邻Lane之间的眼图测试质量通常会比同一个PCIE5.0 Port内其他不相邻Lanes的测试眼图偏低些。因而，本实施例将针对不同PCIE5.0 Port端口相邻Lane之间的串扰影响进行分析及改善，不同PCIE5.0 Port相邻unused Lane在两端进行阻抗端接及open开路两情况分析，通过分析频域和时域两情况下对Active Lane走线产生的串扰影响发现，当unusedLane走线两端未作阻抗端接，open开路的情况下，其对Active Lane产生的串扰影响会比unused Lane走线两端进行阻抗端接时的高些，因而，影响到PCIE5.0信号传输的质量。
为了选择合适的端接电阻，本实施例进一步的为目标通道设计不同类型的端接电阻，然后对不同设计方案进行模拟仿真，得到不同方案的测试眼图，再选择测试眼图效果最好的方案应用的端接电阻类型作为所述目标通道的端接电阻，从而进一步提高信号传输质量。
S3、标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值。
按通道排列规则生成各PCIE端口的通道序号，所述通道排列规则为顺时针排序、逆时针排序中的任一种。本实施例采用逆时针方式，每个PCIE端口的通道都按照顺时针排序得到的序号为0-15。PCIE端口也按照位置排序，如从左至右分别为PCIE0、PCIE1、PCIE2。PCIE0包括通道0-15，PCIE1包括通道0-15，PCIE0与PCIE1相邻。
筛选出位置相邻的所有PCIE端口，生成相邻PCIE端口对；根据通道排列规则按照首尾相邻原则，生成相邻PCIE端口对的相邻通道信息对，所述相邻通道信息对包括第一通道坐标数据和第二通道坐标数据，第一通道和第二通道分别属于相邻PCIE端口对中的两个相邻PCIE端口；根据第一通道坐标数据和第二通道坐标数据计算第一通道和第二通道的最小距离。
例如，当PCIE0与PCIE1相邻时，PCIE0与PCIE1构成相邻PCIE端口对，PCIE1与PCIE2构成相邻PCIE端口对。根据通道排列规则按照首尾相邻原则可以得出PCIE0-15通道与PCIE1-0通道相邻，PCIE1-15通道与PCIE2-0通道相邻。以PCIE0-15通道与PCIE1-0通道为例，采集两个通道的坐标信息，根据两个通道的坐标信息计算两个通道的最小距离。具体距离计算方法可以采用几何计算方法，也可以采用匹配坐标点距离计算。
若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值，具体调节方法为：根据第一通道和第二通道在PCB布图中的位置生成第一通道的第一可选区域和第二通道的第二可选区域；通过在第一可选区域调节第一通道位置，在第二可选区域调节第二通道位置使第一通道与第二通道的最小距离不低于所述阈值。
以生成第一通道的第一可选区域为例进行说明，获取PCB布图各部件的坐标数据，筛选出与第一通道坐标距离最近的边界点，根据边界点坐标生成第一通道的第一可选区域。第一通道和第二通道均只能在各自的可选区域中进行位置调整，当需要增大两个通道某一段的距离时，需查看通道调整段的当前坐标是否已经在可选区域边缘，需要保证调整不出界。
本实施例提供的抗串扰PCIE端口通道设计方法可以有效降低不同PCIE5.0Port端口相邻Lane之间的串扰影响，以此进步提升高频信号的传输质量，从而提高了产品设计质量，同时可作为设计指标为其他项目高速信号设计参考使用。
如图3所示，该系统300包括：
端口筛选单元310，用于从PCB布图中筛选出PCIE端口设计数据；
电阻设计单元320，用于根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；
通道调整单元330，用于标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值。
可选地，作为本发明一个实施例，端口筛选单元用于：
利用关键词搜索技术从PCB布图的底层数据中筛选出PCIE端口设计数据；
利用PCIE端口设计数据创建PCIE端口设计层。
可选地，作为本发明一个实施例，电阻设计单元用于：
根据客制化文件标记各PCIE端口的应用情况；
筛选出被标记为未应用的PCIE端口，并获取未应用PCIE端口的相邻位置的PCIE端口的应用状态；
筛选出相邻PCIE端口被标记为应用的未应用PCIE端口作为目标PCIE端口；
提取目标PCIE端口中与被标记为应用的相邻PCIE端口最近的通道作为目标通道，为所述目标通道添加端接电阻。
可选地，作为本发明一个实施例，电阻设计单元用于：
遍历端接电阻类型库，为目标通道添加不同类型的端接电阻；
对目标通道添加不同类型的端接电阻方案进行模拟仿真，得到不同方案的测试眼图；
选取测试眼图效果最好的方案应用的端接电阻类型作为所述目标通道的端接电阻。
可选地，作为本发明一个实施例，通道调整单元用于：
按通道排列规则生成各PCIE端口的通道序号，所述通道排列规则为顺时针排序、逆时针排序中的任一种。
可选地，作为本发明一个实施例，通道调整单元用于：
筛选出位置相邻的所有PCIE端口，生成相邻PCIE端口对；
根据通道排列规则按照首尾相邻原则，生成相邻PCIE端口对的相邻通道信息对，所述相邻通道信息对包括第一通道坐标数据和第二通道坐标数据，第一通道和第二通道分别属于相邻PCIE端口对中的两个相邻PCIE端口；
根据第一通道坐标数据和第二通道坐标数据计算第一通道和第二通道的最小距离。
可选地，作为本发明一个实施例，通道调整单元用于：
根据第一通道和第二通道在PCB布图中的位置生成第一通道的第一可选区域和第二通道的第二可选区域；
通过在第一可选区域调节第一通道位置，在第二可选区域调节第二通道位置使第一通道与第二通道的最小距离不低于所述阈值。
图4为本发明实施例提供的一种终端400的结构示意图，该终端400可以用于执行本发明实施例提供的抗串扰PCIE端口通道设计方法。
其中，该终端400可以包括：处理器410、存储器420及通信单元430。这些组件通过一条或多条总线进行通信，本领域技术人员可以理解，图中示出的服务器的结构并不构成对本发明的限定，它既可以是总线形结构，也可以是星型结构，还可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。
其中，该存储器420可以用于存储处理器410的执行指令，存储器420可以由任何类型的易失性或非易失性存储终端或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。当存储器420中的执行指令由处理器410执行时，使得终端400能够执行以下上述方法实施例中的部分或全部步骤。
处理器410为存储终端的控制中心，利用各种接口和线路连接整个电子终端的各个部分，通过运行或执行存储在存储器420内的软件程序和/或模块，以及调用存储在存储器内的数据，以执行电子终端的各种功能和/或处理数据。所述处理器可以由集成电路(Integrated Circuit，简称IC)组成，例如可以由单颗封装的IC所组成，也可以由连接多颗相同功能或不同功能的封装IC而组成。举例来说，处理器410可以仅包括中央处理器(Central Processing Unit，简称CPU)。在本发明实施方式中，CPU可以是单运算核心，也可以包括多运算核心。
通信单元430，用于建立通信信道，从而使所述存储终端可以与其它终端进行通信。接收其他终端发送的用户数据或者向其他终端发送用户数据。
本发明还提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时可包括本发明提供的各实施例中的部分或全部步骤。所述的存储介质可为磁碟、光盘、只读存储记忆体(英文：read-only memory，简称：ROM)或随机存储记忆体(英文：random access memory，简称：RAM)等。
因此，本发明通过从PCB布图中筛选出PCIE端口设计数据，然后根据用户需求在PCIE端口设计数据的基础上标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值。本发明可以有效降低不同PCIE5.0 Port端口相邻Lane之间的串扰影响，以此进步提升高频信号的传输质量，从而提高了产品设计质量，同时可作为设计指标为其他项目高速信号设计参考使用，本实施例所能达到的技术效果可以参见上文中的描述，此处不再赘述。
本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中如U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质，包括若干指令用以使得一台计算机终端(可以是个人计算机，服务器，或者第二终端、网络终端等)执行本发明各个实施例所述方法的全部或部分步骤。
本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于终端实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，系统或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (7)

1.一种抗串扰PCIE端口通道设计方法，其特征在于，包括：
从PCB布图中筛选出PCIE端口设计数据；
根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；
标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值；
根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻，包括：
根据客制化文件标记各PCIE端口的应用情况；
筛选出被标记为未应用的PCIE端口，并获取未应用PCIE端口的相邻位置的PCIE端口的应用状态；
筛选出相邻PCIE端口被标记为应用的未应用PCIE端口作为目标PCIE端口；
提取目标PCIE端口中与被标记为应用的相邻PCIE端口最近的通道作为目标通道，为所述目标通道添加端接电阻；
标记各PCIE端口的所有通道，包括：
按通道排列规则生成各PCIE端口的通道序号，所述通道排列规则为顺时针排序、逆时针排序中的任一种；
采集分属不同PCIE端口的相邻通道的最小距离，包括：
筛选出位置相邻的所有PCIE端口，生成相邻PCIE端口对；
根据通道排列规则按照首尾相邻原则，生成相邻PCIE端口对的相邻通道信息对，所述相邻通道信息对包括第一通道坐标数据和第二通道坐标数据，第一通道和第二通道分别属于相邻PCIE端口对中的两个相邻PCIE端口；
根据第一通道坐标数据和第二通道坐标数据计算第一通道和第二通道的最小距离。
2.根据权利要求1所述的方法，其特征在于，从PCB布图中筛选出PCIE端口设计数据，包括：
利用关键词搜索技术从PCB布图的底层数据中筛选出PCIE端口设计数据；
利用PCIE端口设计数据创建PCIE端口设计层。
3.根据权利要求1所述的方法，其特征在于，为所述目标通道添加端接电阻，包括：
遍历端接电阻类型库，为目标通道添加不同类型的端接电阻；
对目标通道添加不同类型的端接电阻方案进行模拟仿真，得到不同方案的测试眼图；
选取测试眼图效果最好的方案应用的端接电阻类型作为所述目标通道的端接电阻。
4.根据权利要求1所述的方法，其特征在于，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值，包括：
根据第一通道和第二通道在PCB布图中的位置生成第一通道的第一可选区域和第二通道的第二可选区域；
通过在第一可选区域调节第一通道位置，在第二可选区域调节第二通道位置使第一通道与第二通道的最小距离不低于所述阈值。
5.一种抗串扰PCIE端口通道设计系统，其特征在于，包括：
端口筛选单元，用于从PCB布图中筛选出PCIE端口设计数据；
电阻设计单元，用于根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻；
通道调整单元，用于标记各PCIE端口的所有通道，采集分属不同PCIE端口的相邻通道的最小距离，若最小距离低于预设阈值，则调整所述相邻通道的位置，直至两者的最小距离不低于所述阈值；
根据用户需求标记各PCIE端口的应用情况，为相邻PCIE端口标记为应用的未应用PCIE端口设计端接电阻，包括：
根据客制化文件标记各PCIE端口的应用情况；
筛选出被标记为未应用的PCIE端口，并获取未应用PCIE端口的相邻位置的PCIE端口的应用状态；
筛选出相邻PCIE端口被标记为应用的未应用PCIE端口作为目标PCIE端口；
提取目标PCIE端口中与被标记为应用的相邻PCIE端口最近的通道作为目标通道，为所述目标通道添加端接电阻；
标记各PCIE端口的所有通道，包括：
按通道排列规则生成各PCIE端口的通道序号，所述通道排列规则为顺时针排序、逆时针排序中的任一种；
采集分属不同PCIE端口的相邻通道的最小距离，包括：
筛选出位置相邻的所有PCIE端口，生成相邻PCIE端口对；
根据通道排列规则按照首尾相邻原则，生成相邻PCIE端口对的相邻通道信息对，所述相邻通道信息对包括第一通道坐标数据和第二通道坐标数据，第一通道和第二通道分别属于相邻PCIE端口对中的两个相邻PCIE端口；
根据第一通道坐标数据和第二通道坐标数据计算第一通道和第二通道的最小距离。
6.一种终端，其特征在于，包括：
处理器；
用于存储处理器的执行指令的存储器；
其中，所述处理器被配置为执行权利要求1-4任一项所述的方法。
7.一种存储有计算机程序的计算机可读存储介质，其特征在于，该程序被处理器执行时实现如权利要求1-4中任一项所述的方法。
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