CN113782084A - 用于解决串到串短接的存储器控制器 - Google Patents

用于解决串到串短接的存储器控制器 Download PDF

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Abstract

本发明题为“用于解决串到串短接的存储器控制器”。在一个实施方案中，一种存储器控制器包括存储器接口和控制器电路。该存储器接口被配置为与存储器接口进行交互，该存储器接口被配置为与具有多个存储器块的存储器进行交互。每个存储器块具有多个串。该控制器电路被配置为：在一个存储器块的第一编程操作期间对该存储器块中的一者执行串缺陷泄漏检查，基于该串缺陷泄漏检查来确定一个存储器块是否具有一个或多个串到串短接，以及响应于确定该存储器块中的一者具有串到串短接而解决该串到串短接。

Description

用于解决串到串短接的存储器控制器
背景技术
本申请整体涉及存储器设备，并且更具体地讲，涉及存储器设备中的解决串到串短接的控制器。
在某些存储器架构中，大块尺寸导致可影响串操作的选择栅极漏极(SGD)到狭缝半蚀刻(SHE)短接。SGD到SHE短接可能是由于制造三维存储器架构(例如，位成本可缩放(BiCS)架构或其他三维存储器架构)中的过程相关问题或光刻问题。
发明内容
本公开包括解决SGD到SHE短接(本文称为“串到串短接”)的设备、方法和装置。在一些示例中，本公开的设备、方法和装置还从串到串短接的影响恢复存储器块。例如，本公开的设备、方法和装置可仍然部分地使用受串到串短接影响的存储器块。
在一个实施方案中，本公开提供了一种存储器控制器，该存储器控制器包括存储器接口和控制器电路。存储器接口被配置为与具有多个存储器块的存储器进行交互。每个存储器块具有多个串。该控制器电路被配置为：在一个存储器块的第一编程操作期间对该多个存储器块中的一个存储器块执行串缺陷泄漏检查，基于该串缺陷泄漏检查来确定一个存储器块是否具有一个或多个串到串短接，以及响应于确定一个存储器块具有一个或多个串到串短接而解决该一个或多个串到串短接。
本公开还提供了一种方法。在一个实施方案中，该方法包括在一个存储器块的第一编程操作期间，利用控制器电路对存储器的一个存储器块执行串缺陷泄漏检查。该方法包括基于该串缺陷泄漏检查，利用该控制器电路确定一个存储器块是否具有一个或多个串到串短接。该方法还包括响应于确定一个存储器块具有一个或多个串到串短接，利用该控制器电路解决该一个或多个串到串短接。
在一个实施方案中，本公开还提供了一种装置，该装置包括：用于在一个存储器块的第一编程操作期间对一个存储器块执行串缺陷泄漏检查的装置，用于基于该串缺陷泄漏检查来确定一个存储器块是否具有一个或多个串到串短接的装置，和用于响应于确定一个存储器块具有一个或多个串到串短接而解决该一个或多个串到串短接的装置。
这样，本公开的各个方面至少在存储器设备及其设计和架构的技术领域中提供改进。本公开可以各种形式体现，包括由计算机实现的方法控制的硬件或电路、计算机程序产品、计算机系统和网络、用户界面和应用程序编程接口；以及硬件实现的方法、信号处理电路、存储器阵列、专用集成电路、现场可编程门阵列等。前述发明内容仅旨在给出本公开的各个方面的一般想法，并且不以任何方式限制本公开的范围。
附图说明
图1是根据本公开的一些实施方案的包括数据存储设备的系统的框图，该数据存储设备具有解决串到串短接的存储器控制器。
图2是示出三维NAND存储器设备中的串到串短接的图。
图3是示出根据本公开的一些实施方案的用于检测相邻串对之间的短接的第一示例性串缺陷泄漏检查的表。
图4是示出根据本公开的一些实施方案的用于检测相邻串对之间的短接的第二示例性串缺陷泄漏检查的表。
图5是示出根据本公开的一些实施方案的寄存相邻串对之间的短接的示例性位寄存器的表。
图6是示出根据本公开的一些实施方案的用于解决串到串短接的第一示例的流程图。
图7是示出根据本公开的一些实施方案的用于解决串到串短接的第二示例的流程图。
具体实施方式
在以下描述中，阐述了许多细节，诸如数据存储设备配置、控制器操作等，以便提供对本公开的一个或多个方面的理解。对本领域的技术人员将显而易见的是，这些具体细节仅仅是示例性的并且不旨在限制本申请的范围。具体地讲，与存储器设备相关联的功能可由硬件(例如，模拟或数字电路)、硬件和软件的组合(例如，由处理或控制电路执行的存储在非暂态计算机可读介质中的程序代码或固件)或任何其他合适的装置执行。以下描述仅旨在给出本公开的各个方面的一般想法，并且不以任何方式限制本公开的范围。
图1是根据本公开的一些实施方案的包括数据存储设备的系统的框图，该数据存储设备具有解决串到串短接的存储器控制器。在图1的示例中，系统100包括数据存储设备102和主机设备150。数据存储设备102包括控制器120和耦接到控制器120的存储器104(例如，非易失性存储器)。
数据存储设备102和主机设备150可经由连接(例如，通信路径110)诸如总线或无线连接来操作地耦接。在一些示例中，数据存储设备102可被嵌入在主机设备150内。另选地，在其他示例中，数据存储设备102可从主机设备150移除(即，“可移除地”耦接到主机设备150)。作为一个示例，数据存储设备102可根据可移除通用串行总线(USB)配置可移除地耦接到主机设备150。在一些具体实施中，数据存储设备102可包括或对应于固态驱动器(SSD)，该SSD可用作嵌入式存储驱动器(例如，移动嵌入式存储驱动器)、企业存储驱动器(ESD)、客户端存储设备、或云存储驱动器、或其他合适的存储驱动器。
数据存储设备102可被配置为经由通信路径110(诸如有线通信路径和/或无线通信路径)耦接到主机设备150。例如，数据存储设备102可包括接口108(例如，主机接口)，该接口使得能够经由数据存储设备102和主机设备150之间的通信路径110进行通信，诸如当接口108通信地耦接到主机设备150时。
主机设备150可包括电子处理器和存储器。存储器可被配置为存储可由电子处理器执行的数据和/或指令。存储器可以是单个存储器，或者可包括一个或多个存储器，诸如一个或多个非易失性存储器、一个或多个易失性存储器或它们的组合。主机设备150可向数据存储设备102发出一个或多个命令，诸如擦除数据存储设备102的存储器104处的数据、从该存储器读取数据或向该存储器写入数据的一个或多个请求。例如，主机设备150可被配置为提供要存储在存储器104处的数据(诸如用户数据132)或者请求要从存储器104读取的数据。主机设备150可包括移动智能电话、音乐播放器、视频播放器、游戏控制台、电子书阅读器、个人数字助理(PDA)、计算机(诸如膝上型计算机或笔记本计算机)、它们的任何组合或其他合适的电子设备。
主机设备150经由存储器接口进行通信，该存储器接口实现从存储器104的读取以及对存储器104的写入。在一些示例中，主机设备150可按照行业规范(诸如通用闪存存储(UFS)主机控制器接口规范)操作。在其他示例中，主机设备150可按照一个或多个其他规范(诸如安全数字(SD)主机控制器规范或其他合适的行业规范)操作。主机设备150还可根据任何其他合适的通信协议与存储器104通信。
数据存储设备102的存储器104可包括非易失性存储器(例如，NAND、BiCS系列存储器、或其他合适的存储器)。在一些示例中，存储器104可以是任何类型的闪存存储器。例如，存储器104可以是二维(2D)存储器或三维(3D)闪存存储器。存储器104可包括一个或多个存储器管芯103。一个或多个存储器管芯103中的每一者可包括一个或多个块(在本文中也称为“一个或多个存储器块”或以单数形式为“存储器块”)。每个块可包括一组或多组存储元件，诸如一组代表性存储元件107A-107N。该组存储元件107A-107N可被配置作为字线。该组存储元件107A-107N可包括多个存储元件(例如，在本文中称为“串”的存储器单元)，诸如分别为代表性存储元件109A和109N。
存储器104可包括支持电路(诸如读取/写入电路140)以支持一个或多个存储器管芯103的操作。尽管被描绘为单个部件，但读取/写入电路140可被分成存储器104的单独部件，诸如读取电路和写入电路。读取/写入电路140可在存储器104的一个或多个存储器管芯103外部。另选地，一个或多个单独存储器管芯可包括对应的读取/写入电路，该读取/写入电路可操作以独立于任何其他存储器管芯处的任何其他读取和/或写入操作而从单独存储器管芯内的存储元件读取和/或写入其中。
数据存储设备102包括经由总线106、接口(例如，接口电路)、另一个结构或它们的组合来耦接到存储器104(例如，一个或多个存储器管芯103)的控制器120。例如，总线106可包括多个不同的信道以使得控制器120能够与一个或多个存储器管芯103中的每一者通信，这是与其他存储器管芯103并行地以及独立于与该其他存储器管芯的通信。在一些具体实施中，存储器104可以是闪存存储器。
控制器120被配置为从主机设备150接收数据和指令以及向主机设备150发送数据。例如，控制器120可经由接口108向主机设备150发送数据，并且控制器120可经由接口108从主机设备150接收数据。控制器120被配置为向存储器104发送数据和命令以及从存储器104接收数据。例如，控制器120被配置为发送数据和写入命令以致使存储器104将数据存储到存储器104的指定地址。写入命令可指定存储器104的要用于存储数据的一部分的物理地址(例如，存储器104的字线的物理地址)。
控制器120被配置为向存储器104发送读取命令以访问来自存储器104的指定地址的数据。读取命令可指定存储器104的区域的物理地址(例如，存储器104的字线的物理地址)。控制器120还可被配置为向存储器104发送数据和命令，该数据和命令与后台扫描操作、垃圾收集操作和/或损耗均衡操作或其他合适的存储器操作相关联。例如，控制器120被配置为根据如图6和图7所述的示例性过程向存储器104发送数据和命令。
控制器120可包括可用存储器区域122、存储器124、错误校正码(ECC)引擎126和电子处理器128。可用存储器区域122可指示存储器104的自由区域的池，诸如可用于存储数据作为写入操作的一部分的一个或多个区域。例如，可用存储器区域122可被组织为表或其他数据结构，该表或其他数据结构被配置为跟踪存储器104的可用于写入操作的自由区域。
在图1中示出了由控制器120提供的结构和功能特征的一个示例。然而，控制器120不限于由图1中的控制器120提供的结构和功能特征。控制器120可包括图1中未示出的更少或附加的结构和功能特征。
存储器124可被配置为存储可由电子处理器128执行的数据和/或指令。存储器124可包括串到串解决程序数据160、度量162和有缺陷串信息164。在一些示例中，有缺陷串信息164可为存储器104的所有存储元件109的查找表。在这些示例中，可利用图5中描述的位寄存器在逐个块基础上跟踪查找表中的存储元件109。然而，查找表不限于逐个块基础。相反，也可在逐个存储元件基础上、在逐个字线基础上、在逐个管芯基础上、或在其他合适的基础上跟踪查找表中的存储元件109。
串到串解决程序数据160可以是可由电子处理器128执行的指令。下面参考图6和图7更详细地描述了串到串解决程序数据160。
可在逐个存储元件基础上、在逐个字线基础上、在逐个块基础上、在逐个管芯基础上或在其他合适的基础上跟踪度量162。一个或多个度量162可跟踪编程/擦除(P/E)计数(PEC)、误码率(BER)、编程时间、擦除时间、用于编程存储元件的电压脉冲的数量、用于擦除存储元件的电压脉冲的数量、它们的组合、或对应于存储器104的其他合适的度量。在一些示例中，度量162还可包括有缺陷串信息164。
图2是示出三维NAND存储器设备架构中的串到串短接的图。在图2的示例中，三维NAND存储器设备架构是示例性BiCS架构200。示例性BiCS架构200包括跨相应狭缝半蚀刻(SHE)的多个串到串短接202-208。
然而，图2的三维NAND存储器设备架构不限于示例性BiCS架构200。图2的三维NAND存储器设备架构可以是任何合适的三维NAND存储器设备架构，并且示例性BiCS架构200用于便于理解。
在图2的示例中，BiCS架构200具有二十个交错存储器孔(二十四个物理存储器孔)，这些交错存储器孔被分成五个串，即串0、串1、串2、串3和串4，这些串位于两个源线VCELSRC之间。在该示例中，与串0和串4相关联的存储器孔是“外”存储器孔，并且与串1-串3相关联的存储器孔是“内”存储器孔。
在其他实施方案中，可形成多于或少于二十个交错存储器孔(多于或少于二十四个物理存储器孔)。存储器孔可被分成多于或少于五个串。具体地讲，存储器孔可至少分成两个或更多个串。在一些示例中，BiCS架构200还可具有三十四兆字节的块尺寸，并且由于该块尺寸，多个串到串短接202-208是影响BiCS架构200中的串操作的问题。在其他实施方案中，三维NAND存储器阵列可具有大于或小于三十四兆字节的块尺寸，并且由于该块尺寸，多个串到串短接202-208是影响BiCS架构200中的串操作的问题。
第一串到串短接202介于串0和串1之间并且跨行5处的狭缝半蚀刻(SHE)。在图2的示例中，第一串到串短接202是串0的第一存储器孔MH1、串1的第二存储器孔MH2、串0的第三存储器孔MH5与串1的第四存储器孔MH6之间的短接。
第二串到串短接204介于串1和串2之间并且跨行10处的SHE。在图2的示例中，第二串到串短接204是串1的第一存储器孔MH1、串2的第二存储器孔MH2、串1的第三存储器孔MH5与串2的第四存储器孔MH6之间的短接。
第三串到串短接206介于串2和串3之间并且跨行15处的SHE。在图2的示例中，第三串到串短接206是串2的第一存储器孔MH1、串3的第二存储器孔MH2、串2的第三存储器孔MH5与串3的第四存储器孔MH6之间的短接。
第四串到串短接208介于串3和串4之间并且跨行20处的SHE。在图2的示例中，第四串到串短接208是串3的第一存储器孔MH1、串4的第二存储器孔MH2、串3的第三存储器孔MH5与串4的第四存储器孔MH6之间的短接。
图3是示出根据本公开的一些实施方案的用于检测相邻串对之间的短接的第一示例性串检测泄漏检查300的表。图3相对于图2的BiCS架构200进行描述。
在图3的示例中，第一示例性串检测泄漏检查300包括在串0与串1之间施加高偏置，同时在串1与串2之间施加低偏置，在串2与串3之间施加低偏置，以及在串3与串4之间施加低偏置。
第一示例性串检测泄漏检查300包括在串1和串2之间施加高偏置，同时在串0和串1之间施加低偏置，在串2和串3之间施加低偏置，以及在串3和串4之间施加低偏置。
第一示例性串检测泄漏检查300包括在串2和串3之间施加高偏置，同时在串0和串1之间施加低偏置，在串1和串2之间施加低偏置，以及在串3和串4之间施加低偏置。
第一示例性串检测泄漏检查300还包括在串3和串4之间施加高偏置，同时在串0和串1之间施加低偏置，在串1和串2之间施加低偏置，以及在串2和串3之间施加低偏置。
通过执行第一示例性串检测泄漏检查300(即，一次将高偏置施加到一个相邻串对，同时将低偏置施加到其他串)，控制器120检测不同的相邻串对之间的泄漏电流。例如，控制器120检测不同的相邻串对(即图2的串0和串1、串1和串2、串2和串3以及串3和串4)之间的泄漏电流，其指示多个串到串短接202-208，如图2所示。
图4是示出根据本公开的一些实施方案的用于检测相邻串对之间的短接的第二示例性串缺陷泄漏检查400的表。图4相对于图2的BiCS架构200进行描述。
在图4的示例中，第二示例性串缺陷泄漏检查400包括在偶数串(例如，串0、串2和串4)处施加高偏置，同时在奇数串(例如，串1和串3)处施加低偏置。
在图4的示例中，第二示例性串缺陷泄漏检查400还包括在奇数串(例如，串1和串3)处施加高偏置，同时在偶数串(例如，串0、串2和串4)处施加低偏置。
通过执行第二示例性串缺陷泄漏检查400(即，将高偏置施加到偶数串或奇数串，同时将低偏置施加到其他串)，控制器120检测不同串处的泄漏电流。例如，通过执行第二示例性串缺陷泄漏检查400，控制器120检测图2的串1、串2、串3和串4处的泄漏电流，其指示如图2所示的多个串到串短接202-208。
与第一示例性串检测泄漏检查300相比，控制器120还可更快地执行第二示例性串缺陷泄漏检查400，因为第二示例性串缺陷泄漏检查400与第一示例性串检测泄漏检查300相比具有更少的操作。因此，第二示例性串缺陷泄漏检查400在计算上比第一示例性串检测泄漏检查300更有效。
图5是示出根据本公开的一些实施方案的寄存相邻串对之间的短接的示例性位寄存器的表。图5相对于图1的控制器120和有缺陷串信息164以及图2的BiCS架构200进行描述。
如图5所示，示例500包括三个位寄存器位0、位1和位2。当串对不具有任何泄漏时，控制器120控制有缺陷串信息164以存储相同的二进制数。例如，当串对不具有任何泄漏时，控制器120控制有缺陷串信息164以在位寄存器位0、位1和位2中存储零。
当串对串0和串1确实具有泄漏时，控制器120控制有缺陷串信息164以将不同二进制数存储在位寄存器位0中。例如，当串对串0和串1确实具有泄漏(例如，第一串到串短接202)时，控制器120控制有缺陷串信息164以将一存储在位寄存器位0中。
当串对串1和串2确实具有泄漏时，控制器120控制有缺陷串信息164以将不同二进制数存储在位寄存器位1中。例如，当串对串1和串2确实具有泄漏(例如，第二串到串短接204)时，控制器120控制有缺陷串信息164以将一存储在位寄存器位1中。
当串对串2和串3确实具有泄漏时，控制器120控制有缺陷串信息164以将不同二进制数存储在位寄存器位0和位1中。例如，当串对串2和串3确实具有泄漏(例如，第三串到串短接206)时，控制器120控制有缺陷串信息164以将一存储在位寄存器位0和位1中。
当串对串3和串4确实具有泄漏时，控制器120控制有缺陷串信息164以将不同二进制数存储在位寄存器位2中。例如，当串对串3和串4确实具有泄漏(例如，第四串到串短接208)时，控制器120控制有缺陷串信息164以将一存储在位寄存器位2中。
图6是示出根据本公开的一些实施方案的用于解决串到串短接的第一示例性过程600的流程图。图6相对于图1、图3和图4进行描述并且在逐个块基础上执行。然而，图6不限于在逐个块基础上执行，并且可在任何其他合适的基础上(例如，在逐个页面基础上)执行。
如图6所示，第一示例性过程600包括在块的第一编程操作期间执行串缺陷泄漏检查(在框602处)。例如，控制器120在擦除操作期间对块107A中的所有串执行串缺陷泄漏检查(例如，如上文分别在图3和图4中描述的第一示例性串缺陷泄漏检查300或第二示例性串缺陷泄漏检查400)。
第一示例性过程600包括基于串缺陷泄漏检查来确定串是通过还是失败(在决策框604处)。例如，控制器120基于串缺陷泄漏检查来确定块107A中的串中的一些或全部是通过还是失败。
第一示例性过程600包括响应于确定块的一个或多个串未通过串缺陷泄漏检查(在决策框604处为“失败”)而跳过或引退块(在框606处)。例如，控制器120响应于确定块的一个或多个串未通过串缺陷泄漏检查而跳过或引退块107A。在一些示例中，控制器120可通过从可用存储器区域122移除块107A来从编程操作引退块107A。
第一示例性过程600包括响应于确定块的所有串均通过串缺陷泄漏检查(在决策框604处为“通过”)而对块执行常规操作(在框608处)。例如，控制器120响应于确定块107A的所有串均通过串缺陷泄漏检查而对块107A执行常规操作。
图7是示出根据本公开的一些实施方案的用于解决串到串短接的第二示例性过程700的流程图。图7相对于图1、图3和图4进行描述并且在逐个块基础上执行。然而，图7不限于在逐个块基础上执行，并且可在任何其他合适的基础上(例如，在逐个页面基础上)执行。
如图7所示，第二示例性过程700包括在块的第一编程操作期间执行串缺陷泄漏检查(在框702处)。例如，控制器120在擦除操作期间对块107A中的所有串执行串缺陷泄漏检查(例如，如上文分别在图3和图4中描述的第一示例性串缺陷泄漏检查300或第二示例性串缺陷泄漏检查400)。
第二示例性过程700包括基于串缺陷泄漏检查来确定块的串是通过还是失败(在决策框704处)。例如，控制器120基于串缺陷泄漏检查来确定块107A中的串中的一些或全部是通过还是失败。
第二示例性过程700包括响应于确定块的一个或多个串未通过串缺陷泄漏检查(在决策框704处为“失败”)而更新块的有缺陷串信息(在框706处)。例如，控制器120响应于确定块107A的一个或多个串未通过串缺陷泄漏检查而检查有缺陷串信息164，并且更新有缺陷串信息164以指示块107A的一个或多个串未通过串缺陷泄漏检查。在一些示例中，有缺陷串信息164包括存储块107A-107N的有缺陷串信息的查找表。
第二示例性过程700包括在块的第二编程操作期间禁用块的任何新的有缺陷串(在框708处)。例如，在块的下一个编程操作期间，控制器120检索有缺陷串信息164并且禁用块107A的未通过串缺陷泄漏检查的一个或多个串。在一些示例中，在块107A的编程操作期间，控制器120通过从有缺陷串信息164中的查找表检索块107A的串信息来禁用块107A的有缺陷串，并且基于块107A的从查找表检索的串信息从可用存储器区域122移除块107A的一个或多个串。
第二示例性过程700包括响应于确定块的所有串均通过串缺陷泄漏检查(在决策框704处为“通过”)而对块执行常规操作(在框710处)。例如，控制器120响应于确定块107A的所有串均通过串缺陷泄漏检查而对块107A执行常规操作。
第二示例性过程700恢复块107A，因为缺陷串被禁用，这使得块107A可供部分使用。第二示例性过程700优于第一示例性过程600，因为通过第二示例性过程700，存储器104中可用的串的总数将大于第一示例性过程600的该总数。例如，第一示例性过程600可引退十个块，其合计达三百四十兆字节的从可用存储器区域122移除的存储器空间。然而，第二示例性过程700不引退十个块，而是禁用有缺陷的相邻串对，这可导致显著小于三百四十兆字节的存储器空间从可用存储器区域122移除。第二示例性过程700相对于第一示例性过程600的进展变得更明显，具有块尺寸的任何附加增加。
对于本文所述的过程、系统、方法、启发法等，应当理解，尽管此类过程的步骤等已被描述为根据某个有序序列进行，但此类过程可用以除本文所述顺序之外的顺序执行的所述步骤来实践。还应当理解，可同时执行某些步骤，可添加其他步骤，或者可省略本文所述的某些步骤。换句话讲，本文对过程的描述是为了说明某些实施方案的目的而提供的，并且绝不应理解为限制权利要求书。
因此，应当理解，以上描述旨在为示例性的而非限制性的。在阅读以上描述时，除所提供的示例之外的许多实施方案和应用将是显而易见的。不应当参考以上描述来确定范围，而是应当参考所附权利要求书连同此类权利要求书有权使用的等同物的完整范围来确定范围。预计和预期的是，本文所讨论的技术将发生未来的发展，并且所公开的设备、方法和装置将被合并到此类未来实施方案中。总之，应当理解，本申请能够进行修改和变化。
权利要求书中使用的所有术语旨在被赋予熟知本文所述技术的人员所理解的其最广泛的合理构造和其普通含义，除非在本文中作出明确的相反指示。具体地讲，使用单数冠词诸如“一个”、“该”、“所述”等应被理解为叙述所指示的元素中的一者或多者，除非权利要求叙述相反的明确限制。
提供说明书摘要以允许读者快速确定技术公开的性质。应当理解所提交的内容不用来解释或限制权利要求书的范围或含义。此外，在前述具体实施方式中，可以看出，出于简化本公开的目的，在各种实施方案中将各种特征分组在一起。本公开的该方法不应解释为反映这样的意图：要求保护的实施方案需要比每个权利要求中明确叙述的更多的特征。相反，如以下附权利要求书反映，发明主题在于少于单个公开的实施方案的所有特征。因此，以下附权利要求书据此并入具体实施方式中，其中每个权利要求独立地作为单独要求保护的主题。

Claims (20)

1.一种存储器控制器，包括：
存储器接口，所述存储器接口被配置为与具有多个存储器块的存储器进行交互，每个存储器块具有多个串；和
控制器电路，所述控制器电路被配置为：
在一个存储器块的第一编程操作期间，对所述多个存储器块中的所述一个存储器块执行串缺陷泄漏检查，
基于所述串缺陷泄漏检查来确定所述一个存储器块是否具有一个或多个串到串短接，以及
响应于确定所述一个存储器块具有所述一个或多个串到串短接而解决所述一个或多个串到串短接。
2.根据权利要求1所述的存储器控制器，其中为了解决所述一个或多个串到串短接，所述控制器电路被进一步配置为从编程操作引退所述一个存储器块。
3.根据权利要求2所述的存储器控制器，还包括第二存储器，所述第二存储器包括可用存储器区域数据结构，
其中为了从所述编程操作引退所述一个存储器块，所述控制器电路被进一步配置为从所述可用存储器区域数据结构移除所述一个存储器块。
4.根据权利要求1所述的存储器控制器，其中为了解决所述一个或多个串到串短接，所述控制器电路被进一步配置为：
更新所述一个存储器块的有缺陷串信息，以及
在所述一个存储器块的第二编程操作期间禁用所述一个存储器块的有缺陷串。
5.根据权利要求4所述的存储器控制器，还包括：
第二存储器，所述第二存储器将所述有缺陷串信息存储在查找表中，
其中为了更新所述一个存储器块的所述有缺陷串信息，所述控制器电路被进一步配置为在所述查找表中更新所述一个存储器块的串信息以包括所述一个存储器块中具有所述一个或多个串到串短接的一个或多个串的信息。
6.根据权利要求5所述的存储器控制器，其中所述第二存储器包括可用存储器区域数据结构，
其中为了在所述一个存储器块的所述编程操作期间禁用所述一个存储器块的所述有缺陷串，所述控制器电路被进一步配置为：
在所述一个存储器块的所述编程操作期间从所述查找表检索所述一个存储器块的所述串信息，以及
基于所述一个存储器块的从所述查找表检索的所述串信息，从所述可用存储器区域数据结构移除所述一个存储器块的一个或多个串。
7.根据权利要求1所述的存储器控制器，其中为了执行所述串缺陷泄漏检查，所述控制器电路被进一步配置为：
将高偏置施加到所述一个存储器块中的不同相邻串对，并且将低偏置施加到所述一个存储器块中的所有其他串，以及
在将所述高偏置施加到所述不同相邻串对的同时，检测所述不同相邻串对中的泄漏电流，
其中在将所述高偏置施加到所述不同相邻串对的同时检测到所述不同相邻串对中的一者或多者中的所述泄漏电流指示在所述不同相邻串对中的所述一者或多者中的串到串短接。
8.根据权利要求1所述的存储器控制器，其中为了执行所述串缺陷泄漏检查，所述控制器电路被进一步配置为：
将第一高偏置施加到偶数串并且将第一低偏置施加到奇数串，
在将所述第一高偏置施加到所述偶数串的同时，检测所述偶数串中的任一者中的第一泄漏电流，
将第二高偏置施加到所述奇数串并且将第二低偏置施加到所述偶数串，以及
在将所述第二高偏置施加到所述奇数串的同时，检测所述奇数串中的任一者中的第二泄漏电流，
其中在将所述第一高偏置施加到所述偶数串的同时检测到所述偶数串中的一者中的所述第一泄漏电流指示在所述偶数串中的所述一者中的串到串短接，并且
其中在将所述第二高偏置施加到所述奇数串的同时检测到所述奇数串中的一者中的所述第二泄漏电流指示在所述奇数串中的所述一者中的串到串短接。
9.一种方法，包括：
在一个存储器块的第一编程操作期间，利用控制器电路对存储器的所述一个存储器块执行串缺陷泄漏检查；
基于所述串缺陷泄漏检查，利用所述控制器电路确定所述一个存储器块是否具有一个或多个串到串短接；以及
响应于确定所述一个存储器块具有所述一个或多个串到串短接，利用所述控制器电路解决所述一个或多个串到串短接。
10.根据权利要求9所述的方法，其中解决所述一个或多个串到串短接还包括从编程操作引退所述一个存储器块。
11.根据权利要求10所述的方法，其中从所述编程操作引退所述一个存储器块还包括从可用存储器区域数据结构移除所述一个存储器块。
12.根据权利要求9所述的方法，其中解决所述一个或多个串到串短接还包括：
更新所述一个存储器块的有缺陷串信息，以及
在所述一个存储器块的第二编程操作期间禁用所述一个存储器块的有缺陷串。
13.根据权利要求12所述的方法，其中更新所述一个存储器块的有缺陷串信息还包括在查找表中更新所述一个存储器块的串信息以包括所述一个存储器块中具有所述一个或多个串到串短接的一个或多个串的信息。
14.根据权利要求13所述的方法，其中在所述一个存储器块的所述编程操作期间禁用所述一个存储器块的所述有缺陷串还包括：
在所述一个存储器块的所述编程操作期间从所述查找表检索所述一个存储器块的所述串信息，以及
基于所述一个存储器块的从所述查找表检索的所述串信息，从可用存储器区域数据结构移除所述一个存储器块的一个或多个串。
15.根据权利要求9所述的方法，其中执行所述串缺陷泄漏检查还包括：
将高偏置施加到所述一个存储器块中的不同相邻串对，并且将低偏置施加到所述一个存储器块中的所有其他串，以及
在将所述高偏置施加到所述不同相邻串对的同时，检测所述不同相邻串对中的泄漏电流，
其中在将所述高偏置施加到所述不同相邻串对的同时检测到所述不同相邻串对中的一者或多者中的所述泄漏电流指示在所述不同相邻串对中的所述一者或多者中的串到串短接。
16.根据权利要求9所述的方法，其中执行所述串缺陷泄漏检查还包括：
将第一高偏置施加到偶数串并且将第一低偏置施加到奇数串，
在将所述第一高偏置施加到所述偶数串的同时，检测所述偶数串中的任一者中的第一泄漏电流，
将第二高偏置施加到所述奇数串并且将第二低偏置施加到所述偶数串，以及
在将所述第二高偏置施加到所述奇数串的同时，检测所述奇数串中的任一者中的第二泄漏电流，
其中在将所述第一高偏置施加到所述偶数串的同时检测到所述偶数串中的一者中的所述第一泄漏电流指示在所述偶数串中的所述一者中的串到串短接，并且
其中在将所述第二高偏置施加到所述奇数串的同时检测到所述奇数串中的一者中的所述第二泄漏电流指示在所述奇数串中的所述一者中的串到串短接。
17.一种装置，包括：
用于在一个存储器块的第一编程操作期间对所述一个存储器块执行串缺陷泄漏检查的装置；
用于基于所述串缺陷泄漏检查来确定所述一个存储器块是否具有一个或多个串到串短接的装置；和
用于响应于确定所述一个存储器块具有所述一个或多个串到串短接而解决所述一个或多个串到串短接的装置。
18.根据权利要求17所述的装置，其中所述用于解决所述一个或多个串到串短接的装置还包括用于从编程操作引退所述一个存储器块的装置。
19.根据权利要求17所述的装置，其中所述用于解决所述一个或多个串到串短接的装置还包括：
用于更新所述一个存储器块的有缺陷串信息的装置，和
用于在所述一个存储器块的第二编程操作期间禁用所述一个存储器块的有缺陷串的装置。
20.根据权利要求19所述的装置，其中所述用于更新所述一个存储器块的有缺陷串信息的装置还包括用于在查找表中更新所述一个存储器块的串信息以包括所述一个存储器块中具有所述一个或多个串到串短接的一个或多个串的信息的装置。
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