CN113765523A - 一种时域量化的高速流水线adc电路 - Google Patents

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Abstract

本发明公开了一种时域量化的高速流水线ADC电路，所述电路主要包括2级子ADC，第一级为4比特量化，第二级为5比特量化，两级之间包含1比特冗余，每一级均通过电压时间转换电路VTC将输入电压转化为时间以脉宽的形式输出给时间数字转换器TDC进行时域上的量化，两级之间采用高速动态残差放大器RA快速对第一级子ADC输出残差电压放大2倍。相对于传统电压域量化的高速ADC，本发明避免了使用传统的运算放大器，降低了电路的功耗。时域量化具有4ps的时间分辨率，可实现高速量化，并支持工艺演进。本发明高速ADC采样频率为800MS/s，在奈奎斯特输入下，有效位数ENOB为7.64Bit，无杂散动态范围SFDR为58.3dB，功耗仅为8.05mW。

Description

一种时域量化的高速流水线ADC电路
技术领域
本发明属于集成电路设计的技术领域，涉及一种基于40nm CMOS工艺，用于无线通信系统中的时域量化的高速流水线ADC电路。
背景技术
模数转换器作为模拟信号与数字信号的接口电路，广泛应用于高速无线接收机，移动电话，数据采集系统等。大部分这些应用都需要高速低功耗的模数转换器，虽然传统的flash和Pipeline ADC可以实现高速应用但其功耗过大，部分应用场景难以接受。
随着集成电路CMOS工艺的不断发展，晶体管的本征增益在不断的降低，增加了传统Pipeline ADC中运算放大器的设计难度。这需要ADC的结构多采用数字电路，以发挥先进CMOS工艺的特点，实现高速低功耗的设计。
发明内容
本发明的目的是提出一种时域量化的高速流水线ADC电路。
实现本发明目的的具体技术方案是：
一种时域量化的高速流水线ADC电路，特征点是所述电路包括栅压自举开关电路Bootstrap、时钟产生电路CLK_GEN、第一电压时间转换电路VTC1、第一时间数字转换器TDC1、第一时间比较器TCMP1、电容型数模转换电路CDAC、第一解码电路Decoder1、级间残差电压放大器RA、第二电压时间转换电路VTC2、第二时间数字转换器TDC2、第二时间比较器TCMP2、第二解码电路Decoder2及数据对齐电路Encoder，具体形式为：
时钟产生电路CLK_GEN的输入端分别连接输入时钟ΦCLK和残差放大器工作标志信号ΦSIGN，时钟产生电路CLK_GEN输出分别为复位时钟信号ΦRST、残差电压放大时钟信号ΦAMP、第一级电路工作时钟Φ1、第二级电路工作时钟Φ2及采样时钟ΦS；栅压自举开关电路Bootstrap的输入端分别连接输入信号Signal_VIP和Signal_VIN；栅压自举开关电路Bootstrap的时钟端口连接采样时钟ΦS，栅压自举开关电路Bootstrap的输出端为第一采样信号VCMN和第二采样信号VCMP；第一电压时间转换电路VTC1的输入端分别连接第一采样信号VCMN和第二采样信号VCMP，第一电压时间转换电路VTC1的输出分别为VOPVTC1和VONVTC1，第一级电路工作时钟Φ1连接第一电压时间转换电路VTC1的时钟控制端口；第一时间比较器TCMP1的输入端分别连接第一电压时间转换电路VTC1的输出VOPVTC1和VONVTC1，第一时间比较器TCMP1的输出为D1<8>；第一时间数字转换器TDC1的输入端分别连接第一电压时间转换电路VTC1的输出VOPVTC1和VONVTC1，第一级电路工作时钟Φ1连接第一时间数字转换器TDC1的时钟控制端，第一时间比较器TCMP1的输出D1<8>连接第一时间数字转换器TDC1的极性控制端，第一时间数字转换器TDC1输出为总线D1<7:1>；电容型数模转换电路CDAC的逻辑控制端分别连接到第一时间比较器TCMP1的输出D1<8>和第一时间数字转换器TDC1的输出即总线D1<7:1>，电容型数模转换电路CDAC的输出端分别连接到第一采样信号VCMN和第二采样信号VCMP，第一级电路工作时钟Φ1连接到电容型数模转换电路CDAC的时钟控制端口；第一解码电路Decoder1的输入端分别连接到第一时间比较器TCMP1的输出D1<8>和第一时间数字转换器TDC1的输出即总线D1<7:1>，第一解码电路Decoder1的输出端为总线D<8:5>；级间残差电压放大器RA的输入端分别连接第一采样信号VCMN和第二采样信号VCMP，级间残差电压放大器RA的输出分别为VOPRA、VONRA和残差放大器工作标志信号ΦSIGN，级间残差电压放大器RA复位端连接复位时钟信号φRST，级间残差电压放大器RA的时钟控制端连接残差电压放大时钟信号φAMP；第二电压时间转换电路VTC2的输入端分别连接级间残差电压放大器RA的输出端口VOPRA和VONRA，第二电压时间转换电路VTC2的输出分别为VOPVTC2和VONVTC2，第二电压时间转换电路VTC2的时钟控制端连接第二级电路工作时钟φ2；第二时间比较器TCMP2的输入端分别连接第二电压时间转换电路VTC2的输出VOPVTC2和VONVTC2，第二时间比较器TCMP2的输出为D2<16>；第二时间数字转换器TDC2的输入端分别连接第二电压时间转换电路VTC2的输出VOPVTC2和VONVTC2，第二时间数字转换器TDC2的时钟控制端连接第二级电路工作时钟φ2，第二时间数字转换器TDC2的极性控制端连接第二时间比较器TCMP2的输出D2<16>，第二时间数字转换器TDC2输出为总线D2<15:1>；第二解码电路Decoder2的输入端分别连接到第二时间比较器TCMP1的输出D2<16>和第二时间数字转换器TDC2的输出即总线D2<15:1>，第二解码电路Decoder2的输出端为总线D<4:0>；第一解码电路Decoder1的输出端即总线D<8:5>和第二解码电路Decoder2的输出端即总线D<4:0>分别连接至数据对齐电路Encoder的输入端，采样时钟φS连接至数据对齐电路Encoder的时钟控制端，数据对齐电路Encoder的输出端为输出码字B<7:0>。
本发明的优点在于：
1.本发明提出了一种新颖的在时间域上量化的高速ADC结构，相对于传统实现高速ADC的Flash结构具有显著低功耗特征，本发明的800MS/s 8Bit的时域量化的高速ADC功耗仅为8.05mW。
2.随着集成电路工艺不断发展，晶体管的本征增益不断下降，给传统的模拟电路设计带来困难，而本发明提出的基于时域量化的高速流水线结构ADC支持工艺演进，其中的第一时间数字转换器TDC1、第二时间数字转换器TDC2，第一解码器Encoder1和第二解码器Encoder2均为数字电路，可以数字综合方便移植到不同工艺中，与高速数字系统具有良好的兼容性。
附图说明
图1为本发明的时域量化高速流水线ADC电路框图；
图2为本发明实施的工作时序图。
具体实施方式
以下结合附图及实施例对本发明进行详细描述。
本发明的一种时域量化的高速流水线ADC电路，包括栅压自举开关电路Bootstrap、时钟产生电路CLK_GEN、第一电压时间转换电路VTC1、第一时间数字转换器TDC1、第一时间比较器TCMP1、电容型数模转换电路CDAC、第一解码电路Decoder1、级间残差电压放大器RA、第二电压时间转换电路VTC2、第二时间数字转换器TDC2、第二时间比较器TCMP2、第二解码电路Decoder2及数据对齐电路Encoder。
参阅图1，本发明的工作过程如下所述：
栅压自举开关电路Bootstrap由采样时钟φS控制将输入信号Signal_VIP和Signal_VIN，通过电容型数模转换电路CDAC采样输出为第一采样信号VCMN和第二采样信号VCMP，接下来第一级电路开始工作。第一电压时间转换电路VTC1由第一级电路工作时钟φ1控制工作，把第一采样信号VCMN和第二采样信号VCMP之间的电压差转化为时间差输出为VOPVTC1和VONVTC1。第一时间比较器TCMP1将第一电压时间转换电路VTC1的输出VOPVTC1和VONVTC1进行1Bit量化输出为二进制D1<8>并控制第一时间数字转换器TDC1的数据输出。第一时间数字转换器TDC1由第一级电路工作时钟φ1和第一时间比较器TCMP1的输出D1<8>控制，将第一电压时间转换电路VTC1的输出VOPVTC1和VONVTC1进行时间域的量化并以温度计码的形式输出为总线D1<7:1>。第一解码电路Decoder1将输入的温度计码形式的总线D1<7:1>和1Bit的二进制信号D1<8>转化为二进制以总线形式输出为4Bit的总线D<8:5>。电容型模数转换器CDAC由第一级电路工作时钟φ1控制按照输入的总线D1<7:1>和第一时间比较器TCMP1的输出D1<8>执行电容的切换，在第一采样信号VCMN和第二采样信号VCMP上输出残差电压。残差放大器RA由残差电压放大时钟信号ΦAMP和复位时钟信号ΦRST控制将输入的残差电压2倍放大输出为VOPRA和VONRA，放大完成时残差放大器工作标志信号ΦSIGN会由高电平变化为低电平。第二电压时间转换电路VTC2由第二级工作时钟φ2控制将VOPRA和VONRA之间的电压差转化为时间差输出为VOPVTC2和VONVTC2。第二时间比较器TCMP2将第二电压时间转换电路VTC2的输出VOPVTC2和VONVTC2进行1Bit量化输出为二进制D2<16>并控制第二时间数字转换器TDC2的数据输出。
第二时间数字转换器TDC2由第二级电路工作时钟Φ2和第二时间比较器TCMP2的输出D2<16>控制，把电压时间转换电路VTC2的输出VOPVTC2和VONVTC2进行时间域的量化以温度计码的形式输出为总线D2<15:1>。第二解码电路Decoder2将输入的温度计码总线D2<15:1>和1Bit的二进制信号D2<16>转化为二进制以总线形式输出为5Bit的总线D<4:0>。总线D<8:5>和总线D<4:0>通过数据对齐电路Encoder，由采样时钟ΦS控制将数据对齐并把包含1位冗余的数据D<8:0>转化为本发明ADC最终输出的二进制码字B<7:0>。
实施例
参阅图1，本发明包括栅压自举开关电路Bootstrap、时钟产生电路CLK_GEN、第一电压时间转换电路VTC1、第一时间数字转换器TDC1、第一时间比较器TCMP1、电容阵列CDAC、第一解码电路Decoder1、级间残差电压放大器RA、第二电压时间转换电路VTC2、第二时间数字转换器TDC2、第二时间比较器TCMP2、第二解码电路Decoder2、数据对齐电路Encoder。首先根据第一级输入信号的摆幅为400mV，通过仿真得到第一时间数字转换器TDC1的量程为43.049ps，来确定第一电压时间转换电路VTC1的增益应为107.623ps/V。根据第一级输出D1<8>和D1<7:0>可以计算出放大2倍后的差分信号大小为0-50mV，考虑到残差放大器的非线性和系统的冗余范围，第二级电路设计的满摆幅定为100mV，通过仿真得到第二时间数字转换器TDC2的量程为95.6ps，从而确定第二电压时间转换电路VTC2的增益应为956.07ps/V。
参阅图2，为本发明实施的工作时序图。首先外部输入时钟ΦCLK通过时钟产生电路CLK_GEN会生成采样时钟ΦS。
①：当采样时钟ΦS由低电平转为高电平时，栅压自举开关电路Bootstrap导通并利用电容阵列CDAC进行采样，同时触发第二级电路工作时钟φ2从低电平转为高电平，第二级电路对上一周期输出的残差电压进行量化。
②：第二级电路工作时钟Φ2从低电平转为高电平会同时触发残差电压放大时钟信号φAMP从低电平转为高电平。
③：当采样时钟φS由高电平转为低电平时，采样结束获得第一采样信号VCMN和第二采样信号VCMP，栅压自举开关断开进入保持状态，同时触发第一级电路工作时钟φ1从低电平转为高电平，第一级电路开始工作量化。
④：当第二级电路工作完成时，第二级电路工作时钟φ2从高电平变为低电平，同时触发复位时钟信号φRST从高电平变为低电平，对残差放大器RA进行复位。
⑤：残差放大器RA进行复位时，当复位完成后残差放大器工作标志信号ΦSIGN会从低电平变为高电平，
⑥：残差放大器工作标志信号ΦSIGN由低电平转为高电平后表示残差放大器已复位完成，经过电路的延迟后会触发复位时钟信号ΦRST从低电平变为高电平结束复位。
⑦：复位时钟信号ΦRST从低电平变为高电平经过逻辑电路的延迟会触发残差电压放大时钟信号ΦAMP从高电平变为低电平，残差放大器开始放大。
⑧：当残差放大器放大完成后残差放大器工作标志信号ΦSIGN会从高电平变为低电平经过逻辑电路的延迟会触发第一级电路工作时钟Φ1从高电平变化为低电平，第一级进入复位状态，等待下一周期的采样。第一级电路和第二级电路以流水线形式工作，提升ADC工作速度。

Claims (1)

1.一种时域量化的高速流水线ADC电路，其特征在于，所述电路包括栅压自举开关电路Bootstrap、时钟产生电路CLK_GEN、第一电压时间转换电路VTC1、第一时间数字转换器TDC1、第一时间比较器TCMP1、电容型数模转换电路CDAC、第一解码电路Decoder1、级间残差电压放大器RA、第二电压时间转换电路VTC2、第二时间数字转换器TDC2、第二时间比较器TCMP2、第二解码电路Decoder2及数据对齐电路Encoder，具体形式为：
时钟产生电路CLK_GEN的输入端分别连接输入时钟ΦCLK和残差放大器工作标志信号ΦSIGN，时钟产生电路CLK_GEN输出分别为复位时钟信号ΦRST、残差电压放大时钟信号ΦAMP、第一级电路工作时钟Φ1、第二级电路工作时钟Φ2及采样时钟ΦS；栅压自举开关电路Bootstrap的输入端分别连接输入信号Signal_VIP和Signal_VIN；栅压自举开关电路Bootstrap的时钟端口连接采样时钟ΦS，栅压自举开关电路Bootstrap的输出端为第一采样信号VCMN和第二采样信号VCMP；第一电压时间转换电路VTC1的输入端分别连接第一采样信号VCMN和第二采样信号VCMP，第一电压时间转换电路VTC1的输出分别为VOPVTC1和VONVTC1，第一级电路工作时钟Φ1连接第一电压时间转换电路VTC1的时钟控制端口；第一时间比较器TCMP1的输入端分别连接第一电压时间转换电路VTC1的输出VOPVTC1和VONVTC1，第一时间比较器TCMP1的输出为D1<8>；第一时间数字转换器TDC1的输入端分别连接第一电压时间转换电路VTC1的输出VOPVTC1和VONVTC1，第一级电路工作时钟Φ1连接第一时间数字转换器TDC1的时钟控制端，第一时间比较器TCMP1的输出D1<8>连接第一时间数字转换器TDC1的极性控制端，第一时间数字转换器TDC1输出为总线D1<7:1>；电容型数模转换电路CDAC的逻辑控制端分别连接到第一时间比较器TCMP1的输出D1<8>和第一时间数字转换器TDC1的输出即总线D1<7:1>，电容型数模转换电路CDAC的输出端分别连接到第一采样信号VCMN和第二采样信号VCMP，第一级电路工作时钟Φ1连接到电容型数模转换电路CDAC的时钟控制端口；第一解码电路Decoder1的输入端分别连接到第一时间比较器TCMP1的输出D1<8>和第一时间数字转换器TDC1的输出即总线D1<7:1>，第一解码电路Decoder1的输出端为总线D<8:5>；级间残差电压放大器RA的输入端分别连接第一采样信号VCMN和第二采样信号VCMP，级间残差电压放大器RA的输出分别为VOPRA、VONRA和残差放大器工作标志信号ΦSIGN，级间残差电压放大器RA复位端连接复位时钟信号φRST，级间残差电压放大器RA的时钟控制端连接残差电压放大时钟信号ΦAMP；第二电压时间转换电路VTC2的输入端分别连接级间残差电压放大器RA的输出端口VOPRA和VONRA，第二电压时间转换电路VTC2的输出分别为VOPVTC2和VONVTC2，第二电压时间转换电路VTC2的时钟控制端连接第二级电路工作时钟Φ2；第二时间比较器TCMP2的输入端分别连接第二电压时间转换电路VTC2的输出VOPVTC2和VONVTC2，第二时间比较器TCMP2的输出为D2<16>；第二时间数字转换器TDC2的输入端分别连接第二电压时间转换电路VTC2的输出VOPVTC2和VONVTC2，第二时间数字转换器TDC2的时钟控制端连接第二级电路工作时钟Φ2，第二时间数字转换器TDC2的极性控制端连接第二时间比较器TCMP2的输出D2<16>，第二时间数字转换器TDC2输出为总线D2<15:1>；第二解码电路Decoder2的输入端分别连接到第二时间比较器TCMP1的输出D2<16>和第二时间数字转换器TDC2的输出即总线D2<15:1>，第二解码电路Decoder2的输出端为总线D<4:0>；第一解码电路Decoder1的输出端即总线D<8:5>和第二解码电路Decoder2的输出端即总线D<4:0>分别连接至数据对齐电路Encoder的输入端，采样时钟ΦS连接至数据对齐电路Encoder的时钟控制端，数据对齐电路Encoder的输出端为输出码字B<7:0>。
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